特許
J-GLOBAL ID：200903031089774100
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
,
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平3-281911
公開番号（公開出願番号）：特開平5-102490
出願日： 1991年10月03日
公開日（公表日）： 1993年04月23日
要約：
【要約】【目的】 部分的に浮遊ゲ-ト電極と半導体基板との間の絶縁膜を厚くする事によりカップリング比を適宜大きくした半導体記憶装置を提供する。【構成】 選択ゲ-ト電極4を浮遊ゲ-ト電極5の下に置いてその表面を酸化することにより、その部分のゲ-ト酸化膜81を他の部分のゲ-ト酸化膜8より厚くすることができ、その結果、メモリトランジスタのカップリング比を大きくすることができる。
請求項（抜粋）：
半導体基板と、前記半導体基板に形成された第1および第2の不純物拡散層と、前記半導体基板の前記第1および第2の不純物拡散層の間の領域の上に形成された選択ゲ-ト電極と、前記半導体基板の前記第1および第2の不純物拡散層の間の領域以外の領域に形成された第3の不純物拡散層と、前記半導体基板の前記第1および第2の不純物拡散層の間の領域および前記第2および第3の不純物拡散層の間の領域の上に形成され、前記選択ゲ-ト電極の上に少なくとも部分的に重なり、かつ、前記第2の不純物拡散層上にトンネル酸化膜を有する第1のゲ-ト酸化膜と、前記第1のゲ-ト酸化膜上に形成され、かつ、前記半導体基板の前記第1および第2の不純物拡散層の間の領域および前記第2および第3の不純物拡散層の間の領域の上に形成され、前記選択ゲ-ト電極の上に少なくとも部分的に重なる浮遊ゲ-ト電極と、前記浮遊ゲ-ト電極の上に形成された第2のゲ-ト酸化膜と、前記浮遊ゲ-ト電極の上に前記第2のゲ-ト酸化膜を介して形成された制御ゲ-ト電極とを備え、前記第1及び第2の不純物拡散層と選択ゲ-ト電極は選択トランジスタを構成し、前記第2及び第3の不純物拡散層、前記第1および第2のゲ-ト酸化膜、前記浮遊ゲ-ト電極および前記制御ゲ-ト電極はメモリトランジスタを構成していることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 29/788
, H01L 29/792
