特許

J-GLOBAL ID：200903031103822546

半導体集積回路のテスト用回路

発明者： 藤井 達也 ,  光末 賢一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-202491
公開番号（公開出願番号）：特開平5-026981
出願日： 1991年07月16日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】 内部回路の構成に拘らず、簡単なテストパターンを使用して入力印加電圧テストを確実に行うことができる半導体集積回路のテスト用回路を提供する。【構成】 NANDゲート10b及びNORゲート16は入力バッファ4b,5b,6bの出力信号を入力し、論理演算して出力する。NANDゲート10bの出力信号はセレクタ11b及び出力バッファ7bを介して出力端子8bに出力される。NORゲート16の出力信号はセレクタ17及び出力バッファ19を介して出力端子18に出力される。NANDゲート10b及びNORゲート16の出力信号を観測することにより入力バッファ4b,5b,6bが入力印加電圧の高低を正しく検出しているか否かを判別することができる。【効果】 入力バッファ4b,5b,6bの出力信号を内部回路9bに入力しないので、入力印加電圧の変化が縮退しない。

請求項（抜粋）：

入力印加電圧の高低を検出する複数個の入力バッファを備えた半導体集積回路のテスト用回路において、前記複数個の入力バッファの出力信号を入力する論理回路と、この論理回路の出力信号を半導体集積回路の外部に出力する出力手段とを有することを特徴とする半導体集積回路のテスト用回路。

IPC (2件)：

G01R 31/28 ,  G01R 31/26