MOS型半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (4件)：柳瀬睦肇 , 鈴木直郁 , 宇都宮正明 , 渡部温
公報種別：公開公報
出願番号（国際出願番号）：特願2002-207991
公開番号（公開出願番号）：特開2004-055640
出願日： 2002年07月17日
公開日（公表日）： 2004年02月19日
要約：

【課題】STIと素子領域の境界の形状に関る寄生トランジスタをなくし、かつソース/ドレイン信頼性ある低抵抗化対策を有する制御性の良い高性能のMOS型半導体装置及びその製造方法を提供する。【解決手段】MOSFET 10に関し、基板11上にはSTI部18に囲まれた素子領域のみにゲート絶縁膜、例えばゲート酸化膜13と下部ゲート電極部材14が積層されている。そして、下部ゲート電極部材14及び上部ゲート電極部材22の積層が実質的なゲート電極23のパターンを形成している。上部ゲート電極部材22は、STI部18上にコンタクトのため広く延在すると共に下部ゲート電極部材14上ではそのゲート電極部材14の最小寸法以下に制御されている。ソース/ドレイン拡散層S,Dは例えばエピタキシャル層21を伴い酸化膜20で絶縁されつつ下部ゲート電極部材14側部に厚く形成されている。【選択図】図1

請求項（抜粋）：

トレンチ素子分離による素子分離部を有する半導体基板と、前記半導体基板上において前記素子分離部に囲まれた素子領域内にのみ配されたゲート絶縁膜及び下部ゲート電極部材と、少なくとも前記下部ゲート電極部材上に下部ゲート電極の最小寸法以下で配されかつ前記素子分離部上に亘って延在する上部ゲート電極部材と、前記上部ゲート、上部ゲート電極部材を実質的なゲート電極とし、このゲート電極を隔てて前記半導体基板上に形成され、少なくとも前記下部ゲート電極側部に絶縁膜を挟んで隣接したソース/ドレイン拡散層と、を具備したことを特徴とするMOS型半導体装置。

IPC (5件)：

H01L29/78 , H01L21/336 , H01L29/41 , H01L29/423 , H01L29/49

FI (5件)：

H01L29/78 301G , H01L29/78 301S , H01L29/78 301P , H01L29/58 G , H01L29/44 S

Fターム (63件)：

4M104AA01 , 4M104BB01 , 4M104BB20 , 4M104BB25 , 4M104BB26 , 4M104BB28 , 4M104CC01 , 4M104CC05 , 4M104DD02 , 4M104DD04 , 4M104DD43 , 4M104DD63 , 4M104DD71 , 4M104DD91 , 4M104EE03 , 4M104EE09 , 4M104EE16 , 4M104FF04 , 4M104FF09 , 4M104FF11 , 4M104FF13 , 4M104FF14 , 4M104FF27 , 4M104GG09 , 4M104HH14 , 4M104HH16 , 4M104HH20 , 5F140AA01 , 5F140AA10 , 5F140AA16 , 5F140AA24 , 5F140BA01 , 5F140BC06 , 5F140BE07 , 5F140BF04 , 5F140BF11 , 5F140BF14 , 5F140BF15 , 5F140BF18 , 5F140BF21 , 5F140BF27 , 5F140BF28 , 5F140BG08 , 5F140BG12 , 5F140BG28 , 5F140BG34 , 5F140BG37 , 5F140BG44 , 5F140BG45 , 5F140BG52 , 5F140BG53 , 5F140BH06 , 5F140BJ01 , 5F140BJ08 , 5F140BK13 , 5F140BK18 , 5F140BK34 , 5F140BK38 , 5F140BK39 , 5F140CB04 , 5F140CB08 , 5F140CE07 , 5F140CF04

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