特許
J-GLOBAL ID：200903031139347321
バッファ回路
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-224384
公開番号（公開出願番号）：特開平7-086897
出願日： 1993年09月09日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】 駆動能力が高く貫通電流が小さな出力バッファ回路を提供する。【構成】 Pチャネル及びNチャネルFETから成るインバータに、このインバータの出力がLレベルからHレベルに変化するときに、所定期間オンして出力ラインを駆動してその信号変化を速める第2のPチャネルFETと、インバータの出力がHレベルからLレベルに変化するときに、所定期間オンして出力ラインを駆動してその信号変化を速める第2のNチャネルFETを設ける。貫通電流を減らし集積回路の高速作動を可能にする。所定期間は遅延回路により、或いは、出力をフィードバックすることにより得る。
請求項（抜粋）：
ゲートが共通に接続されて信号入力端を成し、ドレインが共通に接続されて信号出力端を成す第1のPチャネルFET及び第1のNチャネルFETと、前記信号入力端に印加される信号がHレベルからLレベルに移行するときに所定の期間Lレベルが出力される第1の制御出力端と、前記信号入力端に印加される信号がLレベルからHレベルに移行するときに所定の期間Hレベルが出力される第2の制御出力端とを有する制御回路と、ゲートが前記第1の制御出力端に、ドレインが前記信号出力端に夫々接続されて前記信号出力端がLレベルからHレベルに移行することを補助する第2のPチャネルFETと、ゲートが前記第2の制御出力端に、ドレインが前記信号出力端に夫々接続されて前記信号出力端がHレベルからLレベルに移行することを補助する第2のNチャネルFETとを備えることを特徴とするバッファ回路。
IPC (3件)：
H03K 17/16
, H03K 17/687
, H03K 19/0175
H03K 17/687 F
, H03K 19/00 101 F
