特許
J-GLOBAL ID：200903031191729283

半導体装置の設計方法及びその製造方法

発明者：
栗田 秀昭

栗田 秀昭 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-393955
公開番号（公開出願番号）：特開2005-158938
出願日： 2003年11月25日
公開日（公表日）： 2005年06月16日
要約：
【課題】 ゲート電極の導電型をp型としたエンハンスメントn型MISトランジスタの閾値電圧を簡単に最適化できるようにした半導体装置の設計方法及びその製造方法を提供する。【解決手段】 ゲート電極16をp型としたエンハンスメントn型MOSトランジスタ60と、このエンハンスメントn型MOSトランジスタ60のゲート電極16上を覆う第1層間絶縁膜19とをシリコン基板1に有する半導体装置の設計方法であって、この第1層間絶縁膜19の膜厚と、エンハンスメントn型MOSトランジスタ60の閾値電圧との関係を調査した結果を用いて、この第1層間絶縁膜19を所定の膜厚に設計し、当該エンハンスメントn型MOSトランジスタ60の閾値電圧を所定の値に合わせ込む。【選択図】 図2
請求項（抜粋）：
ゲート電極の導電型をp型としたエンハンスメントn型MISトランジスタと、このエンハンスメントn型MISトランジスタのゲート電極上を覆う絶縁膜とを半導体基板に有する半導体装置の設計方法であって、 前記絶縁膜の膜厚と、前記エンハンスメントn型MISトランジスタの閾値電圧との関係を調査した結果を用いて、前記絶縁膜を所定の膜厚に設計し、当該エンハンスメントn型MISトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とする半導体装置の設計方法。
IPC (3件)：
H01L29/78 ,  H01L21/8236 ,  H01L27/088
FI (2件)：
H01L29/78 301N ,  H01L27/08 311A
Fターム (51件)：
5F048AB08 ,  5F048AC02 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB11 ,  5F048BB14 ,  5F048BB15 ,  5F048BE03 ,  5F048BF02 ,  5F048BF16 ,  5F048BG12 ,  5F140AA06 ,  5F140AA37 ,  5F140AB02 ,  5F140AC02 ,  5F140AC31 ,  5F140BA01 ,  5F140BD07 ,  5F140BE07 ,  5F140BE08 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG12 ,  5F140BG28 ,  5F140BG32 ,  5F140BG38 ,  5F140BG52 ,  5F140BG53 ,  5F140BH18 ,  5F140BJ01 ,  5F140BJ05 ,  5F140BJ23 ,  5F140BK06 ,  5F140BK13 ,  5F140BK21 ,  5F140BK29 ,  5F140CA03 ,  5F140CA06 ,  5F140CB01 ,  5F140CB08 ,  5F140CC01 ,  5F140CC03 ,  5F140CC07 ,  5F140CC08 ,  5F140CC11 ,  5F140CC12 ,  5F140CC13 ,  5F140CC20 ,  5F140CE07
引用特許：
出願人引用 (1件)

前のページに戻る

TOP

BOTTOM