特許
J-GLOBAL ID：200903031209202016
メモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
井出 直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-296027
公開番号（公開出願番号）：特開平5-134938
出願日： 1991年11月12日
公開日（公表日）： 1993年06月01日
要約：
【要約】【目的】 エラーコレクトコード(ECC)を保持したメモリの各32ビットのメモリデータに対して発生した1ビットエラーがソフトエラーであるか、ハードエラーであるかを判定できるようにする。【構成】 1ビットエラーが発生したときに、エラー発生検出ビットの論理値が‘1’であるか否かを判定し、‘1’でなければデータコレクタによって訂正されたデータとシンドロームとをメモリに書き込むとともに、エラー発生検出ビットの論理値を‘1’にしてデータをCPUに送る。エラー発生検出ビットの論理値が‘1’であれば同様に訂正されたデータとシンドロームとをメモリに書き込むとともに、エラー発生検出ビットの論理値を‘1’のままにしてCPUに対し同じアドレスで二度1ビットエラーが発生したことを報告する。【効果】 同一メモリアドレスで1ビットエラーが2回発生した場合にCPUに対して近似的にハードエラーが発生した可能性があることを報告することができ、早い時点でメモリ素子の交換を行うことができる。
請求項（抜粋）：
中央処理装置にコントロールバス、アドレスバス、およびデータバスを介して接続され、読み出しデータ、チェックビット、およびエラー発生検出ビットを記憶するメモリと、このメモリのアドレスを保持するアドレスレジスタと、前記メモリから読み出したデータおよびチェックビットにより検査符号であるシンドロームを生成するシンドロームジェネレータと、1ビットエラーが検出されたときに該当するエラービットを検出するシンドロームデコーダと、このシンドロームデコーダの情報により1ビットエラー時に該当ビットの訂正を行うデータコレクタとを備えたメモリ制御装置において、プログラム動作中に1ビットエラーが発生したとき、そのエラー発生が第一回目であるか、第二回目以降であるかを判断するためにデータとともに同じアドレスのエラー発生検出ビットを読み出す手段と、前記中央処理装置に前記メモリの同アドレスで1ビット障害が二度発生したことを報告する割込み信号を発生する手段とを含むメモリ制御回路を備えたことを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/16 320
, G06F 11/10 330
