特許

J-GLOBAL ID：200903031227306228

半導体装置およびその製造方法

発明者： 綿谷 宏文
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-097672
公開番号（公開出願番号）：特開平10-163192
出願日： 1997年04月15日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】 基板上の配線構造を良好なステップカバレッジで埋め込む、誘電率の低い、しかも吸湿性の少ない優れた絶縁膜構造を得ることを課題とする。【解決手段】 F添加した第1の絶縁膜を、高密度プラズマCVD法により、実質的に無バイアス状態で堆積し、配線構造を覆うライナー膜を形成する工程と、F添加した第2の絶縁膜を、高密度プラズマCVD法により、高周波バイアス状態で堆積し、配線構造を埋め込む埋め込み膜を形成する工程と、前記埋め込み膜上に、F添加した第3の絶縁膜を、高密度プラズマCVD法により、無バイアス状態で堆積する。

請求項（抜粋）：

基板上に絶縁膜を堆積する工程を含む半導体装置の製造方法において、前記絶縁膜を堆積する工程は、高密度プラズマ中で、F(フッ素)を添加した第1の絶縁膜を、気相原料の分解により、前記基板上に、基板バイアスを実質的に印加しない状態で形成する第1のプラズマCVD工程と;高密度プラズマ中で、Fを添加した第2の絶縁膜を、気相原料の分解により、前記基板上に、基板バイアスを印加した状態で形成する第2のプラズマCVD工程と;高密度プラズマ中で、Fを添加した第3の絶縁膜を、気相原料の分解により、前記基板上に、基板バイアスを実質的に印加しない状態で形成する第3のプラズマCVD工程とよりなることを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/316 ,  H01L 21/31

FI (3件)：

H01L 21/316 M ,  H01L 21/316 X ,  H01L 21/31 C