特許

J-GLOBAL ID：200903031304459229

半導体装置の製造方法

発明者： 菅井 和己
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-268395
公開番号（公開出願番号）：特開2000-100936
出願日： 1998年09月22日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】 比較的低温でCuの拡散バリアとなるTaN膜を形成し、低誘電率層間膜とCu配線の組み合わせにより、高速、高信頼性の半導体デバイスを提供する。【解決手段】 半導体基板上に絶縁膜を堆積する工程と、この絶縁膜に配線溝あるいはビアを形成する工程と、ハロゲン化タンタルと(CH3)HNNH2を用いたCVDによりTaN膜を堆積する工程と、このTaN膜上にCuを堆積する工程を施す。

請求項（抜粋）：

半導体基板上に絶縁膜を堆積する工程と、該絶縁膜に配線溝あるいはビアを形成する工程と、ハロゲン化タンタルと(CH3)HNNH2を用いたCVDによりTaN膜を堆積する工程と、該TaN膜上にCuを堆積する工程を有することを特徴とする半導体装置の製造方法。

Fターム (21件)：

5F033AA02 ,  5F033AA29 ,  5F033AA64 ,  5F033BA15 ,  5F033BA17 ,  5F033BA25 ,  5F033BA37 ,  5F033BA45 ,  5F033DA04 ,  5F033DA06 ,  5F033DA08 ,  5F033DA13 ,  5F033DA15 ,  5F033DA34 ,  5F033DA36 ,  5F033DA38 ,  5F033EA19 ,  5F033EA25 ,  5F033EA26 ,  5F033EA28 ,  5F033EA29