絶縁ゲート型トランジスタ及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：高野則次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-042990
公開番号（公開出願番号）：特開2003-243655
出願日： 2002年02月20日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】 FET及びIGBT等の絶縁ゲ-ト型トランジスタの高耐圧化が困難であった。【解決手段】 N+形ドレイン領域21とN形ドリフト領域22と多数のFETセルを構成するための多数のボデイ領域23及びソ-ス領域24を有する基板20を用意する。多数のFETセルを分離するように溝27を基板20に形成する。溝27の中に空乏層用絶縁膜34aを介して空乏層用導体層35、36、37を配置する。空乏層用導体層35、36、37に電圧を印加するための手段40を設ける。ゲ-ト電極32によってFETがオン制御されていない時に、空乏層用絶縁膜34aと導体層35、36、37の働きによってドリフト領域22に空乏層を発生させ、高耐圧加を図る。

請求項（抜粋）：

複数の絶縁ゲート型トランジスタのセルの集合から成る絶縁ゲート型トランジスタであって、前記複数のセルのための複数のセル部分(19)を有する半導体基板(20)と、第1及び第2の主電極(29、31)と、ゲート電極(31)と、ゲート絶縁膜(33)と、空乏層用絶縁膜(34)と、空乏層用導体層(35)と、電圧印加手段とを備え、前記複数のセル部分(19)を互いに分離するように前記半導体基板に溝(27)が形成され、前記溝(27)は前記半導体基板の一方の主面に入口を有するように形成され、前記半導体基板の各セル部分(19)は、前記溝の壁面に露出する表面を有するように配置された第1導電形の第1の半導体領域(22)と、前記半導体基板の一方の主面と前記第1の半導体領域(22)との間に配置され且つ前記一方の主面に露出する表面を有している第2導電形の第2の半導体領域(23)と、前記一方の主面と前記第2の半導体領域(23)との間に配置され且つ前記一方の主面に露出する表面を有している第1導電形の第3の半導体領域(24)とをそれぞれ備えており、前記第2の半導体領域(23)は前記第1の半導体領域(22)と前記第3の半導体領域(24)との間において露出するチャネル用表面を有し、前記第1の主電極(29)は前記半導体基板(20)の前記一方の主面に配置され且つ各セル部分の前記第2及び第3の半導体領域(23、24)にそれぞれ接続され、前記第2の主電極(31)は前記第1の半導体領域(22)に直接に又は別の半導体領域を介して接続され、前記ゲート絶縁膜(33)は前記第2の半導体領域(23)の前記チャネル用表面を覆うように配置され、前記ゲート電極(31)は前記ゲート絶縁膜(33)に隣接配置され、空乏層用絶縁膜(34)は前記溝の壁面に配置され、空乏層用導体層(35)は前記溝の中に配置され且つ前記空乏層用絶縁膜(34)に隣接配置され、前記電圧印加手段は、前記第1及び第2の半導体領域(22、23)間のPN接合に逆方向電圧が印加され且つ前記第2の半導体領域にチャネルが形成されていない状態において前記第1の半導体領域(22)に空乏層を形成するための電圧を前記空乏層用導体層(35)に供給するものであることを特徴とする絶縁ゲート型トランジスタ。

IPC (8件)：

H01L 29/78 653 , H01L 29/78 652 , H01L 29/78 , H01L 29/78 655 , H01L 29/78 656 , H01L 29/78 657 , H01L 21/336 , H01L 29/43

FI (13件)：

H01L 29/78 653 A , H01L 29/78 652 H , H01L 29/78 652 N , H01L 29/78 655 A , H01L 29/78 655 B , H01L 29/78 655 F , H01L 29/78 656 F , H01L 29/78 657 G , H01L 29/78 658 A , H01L 29/78 658 E , H01L 29/78 658 G , H01L 29/78 658 F , H01L 29/62 G

Fターム (14件)：

4M104AA01 , 4M104BB01 , 4M104BB02 , 4M104BB39 , 4M104CC01 , 4M104CC05 , 4M104DD34 , 4M104EE03 , 4M104EE16 , 4M104FF02 , 4M104GG06 , 4M104GG09 , 4M104GG18 , 4M104HH20

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