特許
J-GLOBAL ID：200903031324645134
キヤツシユメモリ回路
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-163218
公開番号（公開出願番号）：特開平5-012119
出願日： 1991年07月04日
公開日（公表日）： 1993年01月22日
要約：
【要約】【目的】 応答速度の向上又はセンスアンプの消費電力の低減【構成】 各コンパートメントに対応する複数個のアドレスタグメモリ107と、アドレスダグメモリの出力を入力アドレス信号109の一部と比較する複数個のアドレスタグコンパレータ108と、センスアンプ104をカラムマルチプレクサ103の後段に有するキャッシュデータメモリ111と、キャッシュデータメモリの入力カラムアドレス信号を解読するカラムアドレスデコーダ105と、カラムアドレスデコーダの出力とアドレスダグコンパレータ108の出力とからカラムマルチプレクサへの入力として選択するセレクタ回路101とを有することを特徴とするキャッシュメモリ回路。
請求項（抜粋）：
各コンパートメントに対応する複数個のアドレスタグメモリと、前記アドレスダグメモリの出力を入力アドレス信号の一部と比較する複数個のアドレスタグコンパレータと、センスアンプをカラムマルチプレクサの後段に有するキャッシュデータメモリと、前記キャッシュデータメモリの入力カラムアドレス信号を解読するカラムアドレスデコーダと、前記カラムアドレスデコーダの出力と前記アドレスダグコンパレータの出力とから前記カラムマルチプレクサへの入力として選択するセレクタ回路とを有することを特徴とするキャッシュメモリ回路。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
