特許
J-GLOBAL ID：200903031360548781
計算機
発明者：
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-004923
公開番号（公開出願番号）：特開平6-214890
出願日： 1993年01月14日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】 主系メモリに誤りデータが発生した場合に、正しいデータをリードし、誤りのあるデータを修復する機能を持った計算機を得ること。また、二重系メモリに同時にエラーが発生した場合にも、誤りのあるデータの使用を避けることが可能な計算機を得る。【構成】 CPU部1、主系メモリ2aと従系メモリ2bからなるメモリ部、主系メモリ2a及び従系メモリ2bにアクセスするためのアドレスデコード回路3a、パリティエラーが発生時に、主系メモリ2aのデータを修正するためのアドレスデコード回路3b、主系メモリ2aのデータをパリティチェックするためのパリティチェッカ4、主系メモリ2aまたは従系メモリ2bを接続するか否かの切換えを行うセレクタ5から構成される。【効果】 データに誤りがあった場合に、正しいデータをリードし、誤りのあるデータを修復する機能を持つ。
請求項（抜粋）：
CPU部、CPU部から出力されるデータを同時に格納し、リード要求時にはいずれか一方からのデータをCPU部に出力する主系メモリ及び従系メモリ、主系メモリ及び従系メモリをアクセスするためのアドレスデコード回路、パリティエラーが発生時に、主系メモリのデータを修復するためのアドレスデコード回路、主系メモリのデータをパリティチェックするためのパリティチェッカ、主系メモリまたは従系メモリを接続するか否かの切換えを行うセレクタから構成され、主系メモリのデータに誤りがあった場合に、従系メモリのデータをリードし、誤りのある主系メモリのデータを従系メモリのデータで修復する機能を有することを特徴とする計算機。
IPC (2件)：
G06F 12/16 310
, G06F 11/16 310
