特許

J-GLOBAL ID：200903031361784225

ビット位相同期回路

発明者： 深澤 明彦
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 香取 孝雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-337742
公開番号（公開出願番号）：特開2003-143118
出願日： 2001年11月02日
公開日（公表日）： 2003年05月16日
要約：

【要約】【課題】 メモリの異常を監視するビット位相同期回路を提供する。【解決手段】 入力データ30とパリティビット発生回路10で生成されたパリティビット38は、書込みアドレスカウンタ16で生成された書込みアドレス46に従ってメモリ12のアドレス0〜7に順次書き込まれ、読出しアドレスカウンタ20で生成された読出しアドレス50に従ってデータ40およびパリティビット42として順次読み出される。パリティビット検出回路14では、出力データ40からパリティビットを生成してパリティビット42と比較し一致しないときパリティアラーム44を出力する。保護回路22では、メモリ12の同一アドレスに対してパリティアラーム44が3フレーム連続して出力されたときパリティアラーム56を出力する。ただし、読出しアドレスカウンタ20から書込みアドレス46と読出しアドレス50の位相の異常接近を通知する禁止位相検出信号52が出力されたときパリティアラーム44の入力を禁止する。

請求項（抜粋）：

入力データのパリティビットをワード毎に生成するパリティビット発生手段と、前記入力データおよび前記パリティビット発生手段で生成されたパリティビットをワード毎に書込みアドレスに従って書き込み、読出しアドレスに従って読み出すメモリと、前記書込みアドレスを入力クロックに基づいて生成する書込みアドレス生成手段と、前記読出しアドレスを入力クロックから独立した位相を有するクロックに基づいて生成する読出しアドレス生成手段と、前記メモリから読み出されたデータのパリティビットをワード毎に生成し、該パリティビットが前記メモリから読み出されたパリティビットと異なるとき第1のパリティアラームを出力するパリティビット検出手段と、該パリティビット検出手段から出力される第1のパリティアラームをメモリのアドレス毎に監視し、同一アドレスに対する第1のパリティアラームが連続して所定の回数出力されたとき第2のパリティアラームを出力する保護手段とを含むことを特徴とするビット位相同期回路。

FI (2件)：

H04L 7/00 A ,  H04L 7/00 H

Fターム (6件)：

5K047AA12 ,  5K047GG52 ,  5K047KK03 ,  5K047KK12 ,  5K047LL01 ,  5K047MM53