特許
J-GLOBAL ID：200903031366358550
出力バッファ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-213464
公開番号（公開出願番号）：特開平9-064718
出願日： 1995年08月22日
公開日（公表日）： 1997年03月07日
要約：
【要約】【課題】 異なる電源電圧で動作する回路間を接続するインタフェースとして用いることが可能なものであって、不要な電流の発生を防止しかつ高速動作及びコスト低減を図ることができる出力バッファ回路を提供する。【解決手段】 データ及びイネーブル信号を入力されるプリバッファ制御回路C1,C2と、回路C1が出力した信号を入力されて第1の信号を出力し、P形TrQP5,QP6,QN4,QN5を有する第1のプリバッファPB1と、回路C2が出力した信号を入力されて第2の信号を出力するプリバッファ回路PB2と、回路PB1,PB2と出力端子I/Oとの間に設けられ、P形TrQP1、QN1、QN2を有するメインバッファMB1と、同一N型基板に形成されたP形TrQP2〜QP4を備える。
請求項（抜粋）：
データ及びイネーブル信号を入力され、第1及び第2のプリバッファ制御信号を出力するプリバッファ制御回路と、前記プリバッファ制御回路が出力した前記第1のプリバッファ制御信号を入力され、第1の信号を出力する第1のプリバッファ回路であって、第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第1及び第2のPチャネル形MOSトランジスタと第1及び第2のNチャネル形MOSトランジスタとを有し、前記第1のPチャネル形MOSトランジスタ及び第2のNチャネル形MOSトランジスタのゲートは前記第1のプリバッファ制御信号を入力され、前記第2のPチャネル形MOSトランジスタのゲートは第1のノードに接続され、前記第1のNチャネル形MOSトランジスタのゲートは第1の電源電圧端子に接続され、前記第2のPチャネル形MOSトランジスタの一端と前記第1のNチャネル形MOSトランジスタの一端とを接続する第2のノードより前記第1の信号を出力する前記第1のプリバッファ回路と、前記プリバッファ制御回路が出力した前記第2のプリバッファ制御信号を入力され、第2の信号を出力する第2のプリバッファ回路と、前記第1及び第2の信号を入力され、第3の信号を出力端子より出力するメインバッファ回路であって、第1の電源電圧端子と第2の電源電圧端子との間に直列に接続された第3のPチャネル形MOSトランジスタと第3及び第4のNチャネル形MOSトランジスタを有し、前記第3のPチャネル形MOSトランジスタのゲートは前記第1の信号を入力され、前記第3のNチャネル形MOSトランジスタのゲートは第1の電源電圧端子に接続され、前記第4のNチャネル形MOSトランジスタのゲートは前記第2の信号を入力され、前記第3のPチャネル形MOSトランジスタの一端と前記第3のNチャネル形MOSトランジスタの一端とを接続する第3のノードが前記出力端子に接続されている前記メインバッファ回路と、ソースが第1の電源電圧端子に接続され、ゲートが前記出力端子に接続され、ドレインが前記N型基板に接続されている前記第4のPチャネル形MOSトランジスタと、ソースが前記第2のノードに接続され、ゲートが第1の電源電圧端子に接続され、ドレインが前記出力端子に接続されている前記第5のPチャネル形MOSトランジスタと、ソースが前記出力端子に接続され、ゲートが第1の電源電圧端子に接続され、ドレインが前記第1のノードに接続された前記第6のPチャネル形MOSトランジスタと、を備えることを特徴とする出力バッファ回路。
IPC (2件)：
H03K 19/0175
, H03K 19/0948
H03K 19/00 101 J
, H03K 19/094 B
