特許
J-GLOBAL ID：200903031414307653
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-340892
公開番号（公開出願番号）：特開平10-188556
出願日： 1996年12月20日
公開日（公表日）： 1998年07月21日
要約：
【要約】【課題】出力回路の近辺にデータラッチ回路を設け、データ出力のレイテンシの制御を行うウエーブパイプライン方式を採用する半導体記憶装置に関し、メモリコア部から出力回路までのデータバスの充放電電流を低減化し、消費電力の低減化を図る。【解決手段】メモリコア部からのリードデータDTnを伝送するデータバスとして単線のデータバスRDnを設け、データ伝送サイクルごとに、データバスRDnをプリチャージする必要がなく、データバスRDnはクロックサイクルタイムの間に1回しか状態遷移しないようにして、動作周波数を実効的に1/2とし、データバスRDnの充放電に要する消費電流を1/2にする。
請求項（抜粋）：
メモリコア部からのリードデータを伝送する単線のデータバスと、データ入力端を前記データバスに接続された複数のデータラッチ回路と、これら複数のデータラッチ回路を順番にデータ入力状態とし、前記データバス上を連続して伝送されてくるリードデータを前記複数のデータラッチ回路に入力させるデータ入力制御回路と、前記複数のデータラッチ回路を順番にデータ出力状態とし、ラッチされたリードデータから順番に出力させるデータ出力制御回路とを備えていることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/407
, G11C 11/413
, G11C 11/409
G11C 11/34 362 S
, G11C 11/34 J
, G11C 11/34 354 Q
