自己整列デュアルビット分割ゲートフラッシュEEPROMセル

発明者： ,
出願人/特許権者：
代理人 (1件)：中村稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-518450
公開番号（公開出願番号）：特表平9-507341
出願日： 1994年01月11日
公開日（公表日）： 1997年07月22日
要約：

【要約】EEPROMセル構造は、選択ゲートトランジスタ(24)によって分離されている2つの浮動ゲートトランジスタ(20、22)を含む。浮動ゲートトランジスタをプログラミング、読み出し、及び消去する時、選択トランジスタは2つの浮動ゲートトランジスタによって共用される。2つのトランジスタの浮動ゲート(20B、22B)は第1のポリシリコン層で形成され、2つのトランジスタの制御ゲート(20C、22C)は第2のポリシリコン層で形成され、そして選択ゲート(24A)は第3のポリシリコン層で形成される。選択トランジスタのチャネル長(24G)は浮動ゲートトランジスタ(20、22)に完全に自己整列している。語線(28)は制御ゲート上に形成され、選択ゲートを形成している。語線(28)は、2つの浮動ゲートトランジスタのドレイン領域と接触しているビット線(22A、20A)とほぼ直角に走っている。従って、本EEPROMセル構造を使用して仮想接地フラッシュEEPROMメモリアレイを製造することができる。

請求項（抜粋）：

デュアルビットフラッシュEEPROMセル構造であって、 1つの導電型の表面領域を有する半導体サブストレートと、上記表面領域内に形成され、上記1つの導電型とは反対の第2の導電型である第1のドレイン領域及び第2のドレイン領域と、上記第1のドレイン領域と上記第2のドレイン領域との間の上記表面領域上に形成され、互いに離間している第1のスタックされた浮動ゲート及び制御ゲート、及び第2のスタックされた浮動ゲート及び制御ゲートと、上記第1及び第2のスタックされた浮動ゲートと制御ゲートとの間の上記表面領域上に形成されている選択ゲートと、上記第1のドレイン領域と接触している第1のビット線と、上記第2のドレイン領域と接触している第2のビット線と、上記選択ゲートと接触し、上記第1のビット線及び上記第2のビット線に対してほぼ直角に配向されている語線とを備えていることを特徴とするデュアルビットフラッシュEEPROMセル構造。

IPC (4件)：

H01L 21/8247 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

引用特許：

審査官引用 (1件)

不揮発性半導体装置
公報種別：公開公報出願番号：特願平4-263984 出願人：三菱電機株式会社

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