特許

J-GLOBAL ID：200903031456235008

不揮発性半導体記憶装置

発明者： 田中 寿実夫 ,  渥美 滋 ,  栗山 正男
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-186438
公開番号（公開出願番号）：特開平5-028781
出願日： 1991年07月25日
公開日（公表日）： 1993年02月05日
要約：

【要約】【目的】不揮発性半導体記憶装置におけるビット線・ダミーセル側ビット線の電位およびセンス線・ダミーセル側センス線の電位を同時に平衡化し、読み出しの高速化を達成する。【構成】レベルシフト回路およびシングルエンド型センスアンプを用いた二段センス方式の読み出し回路を有する不揮発性半導体記憶装置において、本体セル側のビット線チャージ用トランジスタ4、ビット線トランスファゲート用トランジスタ5、ビット線負荷用トランジスタ7、ダミーセル側のビット線チャージ用トランジスタ14、ビット線トランスファゲート用トランジスタ15、ビット線負荷用トランジスタ17の各サイズの関係が、ビット線・ダミーセル側ビット線の平衡化条件およびセンス線・ダミーセル側センス線の平衡化条件を同時に満たすように設定されていることを特徴とする。

請求項（抜粋）：

ビット線と、記憶されているデータ内容に応じて前記ビット線の電位を保持、または放電して低下させる不揮発性メモリセルと、前記ビット線と第1ノードとの間に接続され、ゲートに所定値のバイアス電圧が印加される第1のトランスファゲートと、前記第1ノードを充電する第1の負荷回路と、ダミービット線と、このダミービット線の電位を放電して低下させるダミーセルと、前記ダミービット線と第2ノードとの間に接続され、ゲートに所定値のバイアス電圧が印加される第2のトランスファゲートと、前記第2ノードを充電する第2の負荷回路と、プリチャージ信号により制御され、プリチャージ期間に前記第1ノードの電位と第2ノードの電位とを平衡化する第1の平衡化回路と、前記プリチャージ期間に前記ビット線の電位とダミービット線の電位とを平衡化する第2の平衡化回路と、前記第1ノードの電位と第2ノードの電位とを比較し、その差を増幅して出力するセンスアンプとを具備し、前記第1の負荷回路および第1のトランスファゲートのコンダクタンス比と前記第2の負荷回路および第2のトランスファゲートのコンダクタンス比とが1前後の所定範囲内に設定され、読み出し時における前記第2ノードの最終的な電位が前記第1ノードの低レベルと高レベルとの中間電位に設定されることを特徴する不揮発性半導体記憶装置。