特許

J-GLOBAL ID：200903031487378249

半導体集積回路装置およびその製造方法

発明者： 岡崎 勉
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-237806
公開番号（公開出願番号）：特開平10-084052
出願日： 1996年09月09日
公開日（公表日）： 1998年03月31日
要約：

【要約】【課題】 AND型フラッシュメモリを高密度に形成できる構造とその製造方法を提供する。【解決手段】 半導体基板上に、浮遊ゲート電極の下部浮遊ゲート電極である第1層多結晶シリコン膜2を形成し、第1層多結晶シリコン膜2をマスクとしてドレイン5およびソース6をイオン注入により形成した後、ドレイン5およびソース6の上層に選択熱酸化法により選択酸化膜8を形成する。その後、PAD酸化膜9、多結晶シリコンからなる第2層多結晶シリコンサイドウォール10、浮遊ゲート電極の上部浮遊ゲート電極である第3層多結晶シリコン膜11を形成し、第3層多結晶シリコン膜11、選択酸化膜8および半導体基板を同一のマスクでエッチングしてトレンチアイソレーションを形成し、シリコン酸化膜からなる埋め込み部13を形成して素子分離構造とする。

請求項（抜粋）：

半導体基板の主面上に第1ゲート絶縁膜を介して形成された下部浮遊ゲート電極および上部浮遊ゲート電極を有する浮遊ゲート電極と、前記下部浮遊ゲート電極の側方に形成され、前記上部浮遊ゲート電極の下部に形成された選択酸化層と、前記第1ゲート絶縁膜の下部の前記半導体基板の主面に形成されたチャネル領域を挟んで形成され、前記選択酸化層の下部および前記第1ゲート絶縁膜の下部の一部に形成されたMISFETのソースまたはドレインとして機能する不純物半導体領域と、前記上部浮遊ゲート電極の上部に層間絶縁膜を介して形成された制御ゲート電極とを含む不揮発性メモリセルを有し、複数の前記不揮発性メモリセルが、互いに共用される前記不純物半導体領域により並列に接続されることによってAND形の不揮発性メモリセルブロックを構成し、前記制御ゲート電極が、複数の不揮発性メモリセルブロックに延在され、互いに異なる不揮発性メモリセルブロック内の不揮発性メモリセルに共有される半導体集積回路装置であって、前記不揮発性メモリセルブロックは、溝構造に埋め込まれた埋め込みシリコン酸化膜から構成される素子分離構造により電気的に絶縁されていることを特徴とする半導体集積回路装置。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76 ,  H01L 27/115 ,  H01L 27/10 481

FI (4件)：

H01L 29/78 371 ,  H01L 27/10 481 ,  H01L 21/76 L ,  H01L 27/10 434