特許

J-GLOBAL ID：200903031499371169

CMOSラッチ式コンパレータ

発明者： ピーター・エヌ・シー・リム ,  ラリー・エス・メッツ ,  チャールズ・イー・ムーア
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 長谷川 次男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-081253
公開番号（公開出願番号）：特開平6-045887
出願日： 1993年03月16日
公開日（公表日）： 1994年02月18日
要約：

【要約】【目的】 ラッチ電流のサージを最小限として、デバイスの不整合に対する許容度を改善し、ラッチ動作によるヒステリシス・オフセット・エラーを最小とするCMOSラッチ式コンパレータを提供する。【構成】 CMOSラッチ式コンパレータは差分入力段とラッチ段を内蔵し、入力段は差動アンプMP3、4と、第1交差結合対トランジスタMN3、4ならびにゲイン制御用ダイオード対接続トランジスタMN1、2を含む負荷を備える。電荷注入オフセット誤差を避けるべく、入力段にラッチ・クロック信号を供給しない。ラッチ段は第2交差結合対トランジスタ増幅器MP7、8を備える。ラッチ・クロック信号はデジタルスイッチMP9、10にのみ供給され、デジタル・スイッチはサンプリング状態にて第2ダイオード接続トランジスタMP5、6を作動させ、第2交差結合対トランジスタ増幅器MP7、8のゲインを抑え、またラッチ状態時にて第2ダイオード接続トランジスタMP5、6を停止させて第2交差結合対トランジスタ増幅器MP7、8を最大ゲインで作動させる。

請求項（抜粋）：

付与された入力電圧を付与された基準電圧と比較して、該比較結果に応答した1対の差動中間信号を生成する第1差動増幅器を有する入力段と、前記入力段と結合して前記差動中間信号を受信し、擁する第2差動増幅器に前記差動中間信号に応答した1対の出力信号を一対のラッチ点において夫々生成させるラッチ段と、前記第2差動増幅器と結合して2値ラッチクロック信号を受信し、該ラッチクロック信号がサンプリング状態にあれば前記第2差動増幅器を低利得に、ラッチ状態にあれば高利得に、夫々制御するデジタルスイッチ手段とを備え、前記2値ラッチクロック信号を前記デジタルスイッチ手段にのみ結合させることにて該2値ラッチクロック信号を前記入力段と前記ラッチ点から切り離し、よって寄生容量不整合に起因してコンパレータ内部で発生する電荷流入オフセットを極小化することを特徴とするCMOSラッチ式コンパレータ。

IPC (5件)：

H03K 5/08 ,  G01R 19/165 ,  H03K 3/356 ,  H03M 1/34 ,  H03M 1/74