特許

J-GLOBAL ID：200903031517224993

主記憶の初期化回路

発明者： 久保谷 誠
出願人/特許権者： 茨城日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-296913
公開番号（公開出願番号）：特開平5-134922
出願日： 1991年11月13日
公開日（公表日）： 1993年06月01日
要約：

【要約】【目的】 主記憶の初期化に要する時間を短縮する。【構成】 初期化要求信号を受け取った制御回路2はデータ保持回路1とアドレス生成回路3-1,タイミング生成回路3-2とアドレス加算器4,5,6,7に制御信号を出力する。アドレス生成回路3-1は各メモリブロックの最小アドレスをそれぞれのアドレス加算器4,5,6,7に与える。それらは次アドレスを生成しながらメモリブロック8,9,10,11に出力する。そして、その出力されたアドレスにデータ保持回路1から出力された初期値用データをタイミング生成回路3-2から出力された書き込みタイミング信号でメモリブロック8,9,10,11に書き込む。又、部分初期化要求を受け取るとアドレス生成回路3-1がアドレス加算回路の選択と制御を行い、指定されたアドレスの範囲を初期化する。

請求項（抜粋）：

プロセッサから転送されてきた初期値用データを取り込み、メモリブロックに出力するデータ保持回路と、前記データ保持回路から出力された初期値用データを各メモリブロックに書き込むためのタイミング信号を生成するタイミング生成回路と、前記メモリブロックにアドレスを出力する各メモリブロックに対応したアドレス加算回路と、全主記憶初期化の場合は最小アドレスを“0”として各ブロックの先頭アドレスを生成し前記各アドレス加算回路に出力し、部分初期化の場合はプロセッサから転送されてきた開始アドレスと終了アドレスにより各ブロックの先頭アドレスを生成し各ブロックに対応した前記アドレス加算回路に出力すると同時に、開始アドレスと終了アドレスによって与えらえた範囲に属さないメモリブロックに対応したアドレス加算回路を非活性化するアドレス生成回路とを有することを特徴とする主記憶の初期化回路。