特許

J-GLOBAL ID：200903031532545666

インターポーザ

発明者： 石原 政道 ,  辻本 圭一 ,  今田 光彦
出願人/特許権者： 株式会社三井ハイテック
代理人 (1件)： 中前 富士男
公報種別：公開公報
出願番号（国際出願番号）：特願平11-225748
公開番号（公開出願番号）：特開2001-053186
出願日： 1999年08月09日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】 半導体チップをフェイスアップ、又はフェイスダウンの何れの構造であっても変換接続できるインターポーザを提供する。【解決手段】 第1の回路パターン12には、各電極パッド42と電気的接続を行うフェースアップ接続端子15及びフェースダウン接続端子14とを有し、第2の回路パターン13には、フェースアップ接続端子15及び/又はフェースダウン接続端子14のそれぞれに対応し、各ビアホール22、23を介して電気的に接続される外部接続端子24、25を有し、しかも、半導体チップ41の同一の電極パッド42に接続される各フェースアップ接続端子15と各フェースダウン接続端子14とを一対一で独立に連結する連結リード18〜21を有する。

請求項（抜粋）：

絶縁性シートの表裏に第1、第2の回路パターンを備えると共に、該絶縁性シートを貫通して前記第1、第2の回路パターンの所要箇所を電気的に接続する複数のビアホールを備え、電源の供給や信号の授受を行う複数の電極パッドが片面側に形成された半導体チップとベース基板との間に介在して使用され、前記半導体チップをフェースアップ及びフェースダウン方式の実装形態に取付けることができるインターポーザであって、前記第1の回路パターンには、半導体チップ搭載領域と、該半導体チップ搭載領域の外側に配置され、前記半導体チップをフェースアップ方式の実装状態で取付ける場合に、前記各電極パッドと電気的接続を行うフェースアップ接続端子と、前記半導体チップ搭載領域の内側にあって、前記半導体チップをフェースダウン方式の実装形態で取付けた場合に、前記各電極パッドと電気的接続を行うフェースダウン接続端子とを有し、前記第2の回路パターンには、前記フェースアップ接続端子及び/又は前記フェースダウン接続端子のそれぞれに対応し、前記各ビアホールを介して電気的に接続される外部接続端子を有し、しかも、前記半導体チップの同一の電極パッドに接続される各フェースアップ接続端子と各フェースダウン接続端子とを一対一で独立に連結する連結リードが、前記第1、第2の回路パターンの一方又は双方に分散して配置されていることを特徴とするインターポーザ。