特許
J-GLOBAL ID：200903031575312835
半導体装置のための縦方向および横方向アイソレーションを形成する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-066244
公開番号（公開出願番号）：特開平6-013457
出願日： 1993年03月02日
公開日（公表日）： 1994年01月21日
要約：
【要約】【目的】 パワーデバイス(54)および小信号デバイス(52)のような2つの半導体デバイスを互いに干渉することなく接合されたシリコン基板(41)上に配置できるようにする。【構成】 第1のシリコン基板(10)を準備する。第1の面(17)がエッチングされてある深さ(13)を有する複数の空洞(11)を形成する。該第1の面上に誘電層(14)を形成し、該誘電層は前記複数の空洞の深さより小さいかまたは等しい厚さで形成する。前記誘電層はパターニングされ誘電体の複数のアイランド(22)が空洞に残る。第2のシリコン基板(42)が準備される。第1および第2のシリコン基板(10,42)が前記アイランド(22)が埋込まれるように一緒に接合する。第1のシリコン基板の所定部分が除去され、半導体デバイスの製造に適した面が生成される。
請求項（抜粋）：
接合されたシリコン基板(41)上にパワーデバイス(54)および小信号デバイス(54)のための縦方向および横方向アイソレーションを形成する方法であって、第1の面(17)および第2の面(18)を有する第1のシリコン基板(10)を準備する段階、前記第1のシリコン基板(10)上の前記第1の面(17)をエッチングしてある深さ(13)の空洞(11)を形成する段階、前記第1のシリコン基板(10)の前記第1の面(17)上に誘電体層(14)を形成する段階であって、該誘電体層(14)は前記空洞(11)の深さ(13)より小さいかあるいは等しい厚さに被着されるもの、前記空洞(11)内に誘電体材料(14)のアイランド(22)が残るように前記誘電体層(14)をパターニングする段階、前記第1のシリコン基板(10)の前記第1の面(17)をマスキング層(32)によって前記空洞(11)を露出しかつ周囲の領域をおおう開口が形成されるようにマスキングする段階、前記開口をとおして前記第1の面にイオン(33)を注入する段階、第1および第2の面を有する第2のシリコン基板(42)を準備する段階、前記第1および第2のシリコン基板(10,42)を前記第1のシリコン基板(10)の前記第1の面(17)が前記第2のシリコン基板(42)の前記第1の面と合わさるように前記第1および第2のシリコン基板(10,42)を一緒に接合する段階、前記第1のシリコン基板(10)の所定の部分を前記第2の面(18)から除去する段階、そして小信号デバイス(52)およびパワーデバイス(54)を形成するための製造シーケンスを完了する段階であって、前記小信号デバイス(52)は前記誘電体材料のアイランド(22)の上部に形成されかつ前記パワーデバイス(54)は前記誘電体材料のアイランド(22)に隣接するアクティブ基板領域(56)の上部に形成されるもの、を具備することを特徴とする接合されたシリコン基板(41)上にパワーデバイス(54)および小信号デバイス(52)のための縦方向および横方向アイソレーションを形成する方法。
引用特許：
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