特許
J-GLOBAL ID：200903031622003200
電気的に再構成可能なゲ-トアレイロジックを用いる方法及び、これによって構成される装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
岡田 英彦 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-132028
公開番号（公開出願番号）：特開2000-036737
出願日： 1989年10月04日
公開日（公表日）： 2000年02月02日
要約：
【要約】【課題】 電気的に再構成可能なゲートアレイを用いて論理構成を構築する方法を提供する。【解決手段】 複数の電気的に再構成可能なゲートアレイ(ERCGA)論理チップは、再構成可能な相互接続を介して相互に接続されている。そして、大規模デジタル回路網の電気的表現は、相互接続チップ上で一時的に実際に動作するハードウェア形態を採るように変換される。再構成接続により、相互接続チップ上に実現されたデジタル回路網は随時変更される。これによって、システムは、シミュレーション、プロトタイピング、実行、計算を含む種々の目的に適合される。再構成可能な相互接続は、相互接続機能専用のERCGAチップにより構成されている。各相互接続ERCGAは、複数の相互接続チップの全てではないが少なくとも一つのピンに接続されている。
請求項（抜粋）：
第1及び第2の電気的に再構成可能なゲートアレイ(ERCGA)を設ける工程と;ブールのロジックゲートから成る基本要素を具え、第1デジタルロジック回路網を表している第1入力データ及び、前記基本要素を相互接続する回路網を設ける工程と;前記第1入力データを、第1及び第2部分に分割する工程と;分割された第1データの第1部分を、第1ERCGAに供給し、これによって表現される前記第1ロジック回路網の第1部分が、第1ERCGAにおいて実際に動作形態を採るようにする工程と;前記分割された第1データの第2部分を、第2ERCGAに供給し、これによって表現される前記第1デジタルロジック回路網の第2部分が、第2ERCGAにおいて実際に動作形態を採るようにする工程と;前記第1及び第2ERCGAを相互接続し、前記第1入力データで特定される少なくとも一個の回路網が、前記第1及び第2ERCGAの間に及ぶようにする工程と;ブールのロジックゲートから成る基本要素と、前記基本要素を相互接続する回路網とを具えていることを除き、前記第1デジタルロジック回路網と全く無関係な、第2デジタルロジック回路網を表現している第2入力データを供給し、前記第1及び第2デジタルロジック回路網が同一のERCGAにおいて実際の動作形態を採るようにする工程と;前記第2入力データを、第1及び第2部分に分割する工程と;分割された第2データの第1部分を、第1ERCGAに供給し、これによって表現される前記第2デジタルロジック回路網の第1部分が、前記第1ERCGAにおいて実際に動作形態を採ることができるようにする工程と;前記分割された第2データの第2部分を、第2ERCGAに供給し、これによって表現される前記第2デジタルロジック回路網の第2部分が、前記第2ERCGAで実際に動作形態を採ることができるようにする工程と;前記第1及び第2ERCGAを相互接続し、前記第2入力データで特定される少なくとも1個の回路網が、前記第1及び第2ERCGAの間に及ぶように構成する工程;とを具えることを特徴とする方法。
IPC (4件)：
H03K 19/173 101
, G06F 17/50
, H01L 21/82
, H03K 19/177
H03K 19/173 101
, H03K 19/177
, G06F 15/60 664 P
, G06F 15/60 670 D
, H01L 21/82 A
