特許

J-GLOBAL ID：200903031623634920

半導体装置

発明者： 久保 貴志
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-114875
公開番号（公開出願番号）：特開2000-306399
出願日： 1999年04月22日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】 内部クロック生成動作を容易かつ正確にテストできる半導体装置を提供する。【解決手段】 SDRAMにおいて、メモリ回路8とデータ出力回路10の間に切換回路9を設ける。切換回路9は、通常動作時はメモリ回路8の読出データD1〜Diをデータ出力回路10に与え、テスト時はDLL回路2に含まれるアップ/ダウンカウンタ4のカウント信号C1〜Cjをデータ出力回路10に与える。テスト時の出力信号C1〜Cjをモニタすることにより、DLL回路2が正常か否かを容易かつ正確にテストできる。

請求項（抜粋）：

外部クロック信号に同期して動作する半導体装置であって、前記外部クロック信号を遅延させて内部クロック信号を生成する遅延時間の制御が可能な可変遅延回路、前記外部クロック信号と前記内部クロック信号の位相を比較し、前記内部クロック信号の位相が前記外部クロック信号の位相よりも遅れていることに応じて前記可変遅延回路の遅延時間を減少させるための第1の制御信号を出力し、前記内部クロック信号の位相が前記外部クロック信号の位相よりも進んでいることに応じて前記可変遅延回路の遅延時間を増大させるための第2の制御信号を出力する位相比較器、前記第1および第2の制御信号のうちの一方の制御信号が出力されたことに応じてそのカウント値が増大し、他方の制御信号が出力されたことに応じてそのカウント値が減少するアップ/ダウンカウンタ、前記内部クロック信号に同期して所定の動作を行なう内部回路、および通常動作時は前記内部回路で生成された信号を外部に出力し、テスト時は前記アップ/ダウンカウンタのカウント値を外部に出力する出力回路を備える、半導体装置。

IPC (5件)：

G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/407 ,  G11C 11/401 ,  H03L 7/00

FI (6件)：

G11C 29/00 671 Z ,  H03L 7/00 D ,  G01R 31/28 V ,  G11C 11/34 354 C ,  G11C 11/34 362 S ,  G11C 11/34 371 A

Fターム (33件)：

2G032AA04 ,  2G032AD04 ,  2G032AD06 ,  2G032AE11 ,  2G032AG07 ,  2G032AK11 ,  2G032AK15 ,  5B024AA15 ,  5B024BA21 ,  5B024CA07 ,  5B024CA15 ,  5B024EA01 ,  5J106AA04 ,  5J106CC24 ,  5J106CC59 ,  5J106DD19 ,  5J106DD24 ,  5J106DD46 ,  5J106GG10 ,  5J106HH02 ,  5J106KK32 ,  5J106KK39 ,  5L106AA01 ,  5L106DD00 ,  5L106EE00 ,  5L106FF01 ,  5L106GG02 ,  5L106GG05 ,  9A001BB03 ,  9A001BB04 ,  9A001BB05 ,  9A001JJ48 ,  9A001KK31