特許
J-GLOBAL ID：200903031657524636
キャッシュ・メモリ制御システム及び方法
発明者：
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出願人/特許権者：
代理人 (1件)：
合田 潔 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-286262
公開番号（公開出願番号）：特開平6-214888
出願日： 1993年10月22日
公開日（公表日）： 1994年08月05日
要約：
【要約】【目的】キャッシュ・メモリ制御システム及び方法を提供する。【構成】アクセスが行われた回数を表す各メモリ・ラインに関する頻度値を記憶するための頻度値記憶域及び各命令によってアクセスされた最後のメモリ・ラインのインデックスを記憶させるための命令データ記憶域及びプロセッサがキャッシュ・メモリにないメモリ位置をアクセスしようと試みる度毎に、現在の命令によってアクセスされた最後のメモリ・ラインに関する頻度値を検査し、そのメモリ・ラインに対するアクセス回数が閾値を越えるとキャッシュ化アクセスを行い、越えなければノン・キャッシュ・アクセスを行う。
請求項（抜粋）：
プロセッサ、主メモリ及びメモリ位置がメモリ・ラインに整理され、各メモリ・ラインが対応するインデックスを有し、キャッシュ化メモリ・アクセス及びノン・キャッシュ・アクセスを実行できるキャッシュ・メモリを備えたコンピュータ・システムにおいて、相当数のメモリ・ラインのそれぞれに対して、アクセスされた回数を表す頻度値を記憶するための頻度値記憶域と、相当数の命令のそれぞれによってアクセスされた最後のメモリ・ラインのインデックスを記憶するための命令データ記憶域と、プロセッサがキャッシュ・メモリにないメモリ位置をアクセスしようと試みる度毎に現在の命令によってアクセスされた最後のメモリ・ラインに関する頻度値を検査し、もしそのメモリ・ラインに対するアクセスの回数が所定の閾値を越えていれば、(a)主メモリからそのメモリ位置のメモリ・ラインをキャッシュ・メモリに取り出してキャッシュ化メモリ・アクセスを実行し、もし閾値を越えていなければ、(b)ノン・キャッシュ・メモリ・アクセスを実行する、コントロール・ロジックと、を有することを特徴とするキャッシュ・メモリ制御システム。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
