特許

J-GLOBAL ID：200903031801508462

遅延最適化方法

発明者： 中村 敦資
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 井出 直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-159465
公開番号（公開出願番号）：特開平9-008143
出願日： 1995年06月26日
公開日（公表日）： 1997年01月10日
要約：

【要約】【目的】 最大遅延時間に影響を与えることのない遅延最適化方法を実現する。【構成】 最小制約遅延に違反している信号経路にレベルラッチを挿入することによりみかけ上の遅延を与える。【効果】 計算処理時間を短縮することができる。順序同期回路の面積増加を低減させることができる。

請求項（抜粋）：

順序同期回路内のあらかじめ定められた最小遅延制約に違反して遅延時間が不足する信号経路に対して最小遅延を補償するように遅延時間を付加する遅延最適化方法において、前記最小遅延制約に違反した信号経路にレベルラッチを挿入するステップを備え、この挿入するステップは、前記順序同期回路に含まれる出力端毎に最小遅延制約に違反した信号経路の重複度を計算するステップと、この重複度が大きい信号経路から順に前記順序同期回路のLSIレイアウトパターン面積が最小となるように前記レベルラッチを挿入するステップとを備えたことを特徴とする遅延最適化方法。

IPC (4件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/0175

FI (3件)：

H01L 21/82 C ,  H01L 27/04 A ,  H03K 19/00 101 N