メモリチェック手段内蔵コンピュータメモリ

発明者： ,
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2000-327552
公開番号（公開出願番号）：特開2002-132589
出願日： 2000年10月26日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】アクセスするアドレスを特定するデコード回路の異常を効率よく検知することができるメモリチェック手段を有するコンピュータメモリの提供。【解決手段】 ROM1と、デコード回路5と、デコード回路5の異常を検知するROMSUM201〜218(メモリチェック手段)とを有するコンピュータメモリにおいて、ROMSUMは、昇順加算処理ルーチン202〜209(昇順加算手段)と、降順加算処理ルーチン210〜217(降順加算手段)とを有し、昇順加算処理ルーチン202〜209と降順加算処理ルーチン210〜217とを交互に行い、昇順加算処理ルーチン202〜209による演算結果又は降順加算処理ルーチン210〜217による演算結果が、ROM1の各アドレス内のデータを全て加算した加算データROM_SUMと一致しないときデコード回路5を異常と判断することとした。

請求項（抜粋）：

複数のアドレスを有し各アドレス内にデータが格納されているリードオンリーメモリと、複数の論理素子にて構成されるとともにアクセスするアドレスを特定するデコード回路と、前記リードオンリーメモリ内に格納されているデータを順次読み出し前記デコード回路の異常を検知するメモリチェック手段とを有し、前記リードオンリーメモリは各アドレス内のデータを全て加算した加算データを予め記憶した加算データ記憶手段を備えたコンピュータメモリにおいて、前記メモリチェック手段は、前記リードオンリーメモリの各アドレス内に格納されているデータを最下位アドレス内のデータから最上位アドレス内のデータまで前記デコード回路によりアクセスするアドレスを特定しながら順次加算する昇順加算手段と、前記リードオンリーメモリの各アドレス内に格納されているデータを最上位アドレス内のデータから最下位アドレス内のデータまで前記デコード回路によりアクセスするアドレスを特定しながら順次加算する降順加算手段とを有し、前記昇順加算手段による演算と前記降順加算手段による演算とを交互に行い、前記昇順加算手段による演算結果又は前記降順加算手段による演算結果が前記加算データ記憶手段が記憶している加算データと一致しないとき前記デコード回路を異常と判断することを特徴とするコンピュータメモリ。

IPC (3件)：

G06F 12/16 320 , G06F 12/16 , G06F 11/00 310

FI (3件)：

G06F 12/16 320 B , G06F 12/16 320 C , G06F 11/00 310 E

Fターム (5件)：

5B018GA03 , 5B018JA13 , 5B018MA23 , 5B018QA13 , 5B018RA13

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