特許

J-GLOBAL ID：200903031897593422

半導体装置およびその製造方法

発明者： 稗田 克彦
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-089477
公開番号（公開出願番号）：特開2005-277171
出願日： 2004年03月25日
公開日（公表日）： 2005年10月06日
要約：

【課題】 素子の微細が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置を実現すること。【解決手段】 半導体装置は、基板101と、基板101上に設けられ、電気的に書き換え可能な半導体メモリセルを備え、基板101の表面にはトレンチ105が設けられ、半導体メモリセルは、一部分がトレンチ105内に設けられ、かつ、上面の面積よりも下面の面積の方が小さいFG電極109,110と、FG電極109の下面とトレンチ105の底面の間に設けられたトンネル絶縁膜108と、トレンチ105の側面とFG電極109の側面の間、および、トレンチ105の側面とトンネル絶縁膜108の側面の間に設けられたシリコン酸化膜106Cと、FG電極110上に設けられたインターポリ絶縁膜116と、絶縁膜116上に設けられたCG電極117とを備えている。【選択図】 図3

請求項（抜粋）：

半導体を含む基板と、前記基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、 前記基板の表面には溝が設けられ、 前記半導体メモリセルは、 少なくとも一部分が前記溝の内に設けられ、かつ、上面の面積よりも下面の面積の方が小さい電荷蓄積層と、 前記電荷蓄積層の下面と前記溝の底面との間に設けられた第1の絶縁膜と、 前記溝の側面と前記電荷蓄積層の側面との間、および、前記溝の側面と第1の絶縁膜の側面との間に設けられた第2の絶縁膜と、 前記電荷蓄積層上に設けられた第3の絶縁膜と、 前記第3の絶縁膜上に設けられた制御ゲート電極と を具備してなることを特徴とする半導体装置。

IPC (4件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2件)：

H01L29/78 371 ,  H01L27/10 434

Fターム (55件)：

5F083EP03 ,  5F083EP04 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP42 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER22 ,  5F083GA02 ,  5F083GA22 ,  5F083JA02 ,  5F083JA04 ,  5F083JA06 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083PR23 ,  5F083PR29 ,  5F083PR33 ,  5F083PR36 ,  5F083PR40 ,  5F083PR45 ,  5F083PR55 ,  5F083ZA05 ,  5F083ZA07 ,  5F101BA12 ,  5F101BA13 ,  5F101BA26 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BD10 ,  5F101BD12 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH03 ,  5F101BH09 ,  5F101BH13 ,  5F101BH14 ,  5F101BH16 ,  5F101BH19 ,  5F101BH21

引用特許：

出願人引用 (1件)

• 特開平7-2877463号公報
  

審査官引用 (2件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平11-000997   出願人：三菱電機株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-210852   出願人：松下電工株式会社