特許
J-GLOBAL ID：200903031917610485
DPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-281286
公開番号（公開出願番号）：特開2002-094371
出願日： 2000年09月18日
公開日（公表日）： 2002年03月29日
要約：
【要約】【課題】デジタルPLL回路において、低周波時たーを含む入力信号が到来したとき、位相追従性能を低下させずにこの低周波ジッターを抑圧することができるDPLL回路の提供することを目的とする。【解決手段】入力信号13と出力信号16の位相差に応じて位相遅れ又は位相進みを表す定量的な位相差を検出する比較器10と、定量的な位相差を加算し一定周期毎の位相誤差を出力する時間判定器11と、前記位相誤差に基づき位相量を補正した出力信号16を出力する計数器12とを備えることを特徴とするデジタルPLL回路。したことで、低周波ジッターを抑圧している。
請求項（抜粋）：
入力信号と出力信号の位相差に応じて位相遅れ又は位相進みを表す定量的な位相差を検出する比較器と、前記定量的な位相差を加算し一定周期毎の位相誤差を出力する時間判定器と、前記位相誤差に基づき位相量を補正した前記出力信号を出力する計数器とを備えることを特徴とするデジタルPLL回路。
Fターム (13件)：
5J106AA05
, 5J106CC03
, 5J106CC21
, 5J106CC52
, 5J106DD13
, 5J106DD17
, 5J106GG04
, 5J106GG13
, 5J106HH02
, 5J106JJ02
, 5J106KK25
, 5J106LL02
, 5J106LL06
