特許
J-GLOBAL ID：200903031924783670
ビデオカメラ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
丸山 敏之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-042656
公開番号（公開出願番号）：特開平6-014340
出願日： 1992年02月28日
公開日（公表日）： 1994年01月21日
要約：
【要約】【目的】 ズーム処理のために1つのメモリを具えれば、YC分離や水平補間のためのメモリは省略出来るビデオカメラ回路を提供する。【構成】 CCD出力信号を格納すべきメモリ1をメモリ制御回路3によって制御し、ズーム処理回路を構成する。又、メモリ制御回路3は、水平ズーム時にメモリ読出しアドレスが単位周期で進められる期間は“ハイ”、停止される期間は“ロー”に切り換わるイネーブル信号ENを発生する。前記ズーム処理回路の出力端に接続されたYC分離回路には、夫々前記単位周期に応じた遅延時間を有すると共に、前記イネーブル信号によってデータ更新動作が許可される複数段のD-FF7、10、11が設けられ、該YC分離回路によって生成された輝度信号及び色差信号が水平補間回路へ出力される。
請求項（抜粋）：
補色カラーフィルタを有する撮像装置からの撮像出力をデジタル信号に変換してメモリに記憶し、ズーム処理の対象となる画面領域に対応して前記メモリから読み出したデジタル信号に水平ズーム処理を施して、ズーム画面を構成すべき各水平走査線の輝度信号及び色差信号を生成するビデオカメラにおいて、水平ズーム処理に伴なって、水平補間の基礎とすべき画素単位のデジタル信号を前記メモリから順次読み出すための水平方向の読出しアドレスを発生すると共に、該読出しアドレスが単位周期で進められる期間は第1状態、停止される期間は第2状態に切り換わるイネーブル信号ENを発生するメモリ制御回路と、前記メモリの出力端に対して直列に接続され、夫々前記単位周期に応じた遅延時間を有すると共に、前記第1状態のイネーブル信号によってデータ更新動作が許可される複数の単位遅延素子と、前記複数の単位遅延素子の各出力端から得られる信号に対し、時間軸方向の加重平均を含む所定の演算処理を施して、輝度信号或いは色差信号として出力する水平補間処理回路とを具えたことを特徴とするビデオカメラ回路。
IPC (6件)：
H04N 9/74
, H04N 5/228
, H04N 5/93
, H04N 9/04
, H04N 9/64
, H04N 9/78
