特許

J-GLOBAL ID：200903031946908728

演算回路

発明者： プラモド バサント アルガーデ
出願人/特許権者： アメリカン テレフォン アンド テレグラフ カムパニー
代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平3-268605
公開番号（公開出願番号）：特開平6-119148
出願日： 1991年09月20日
公開日（公表日）： 1994年04月28日
要約：

【要約】【目的】 ブ-スアルゴリズムを使用するとき、ほぼリアルタイムでオ-バフローを確実に表示するオ-バフロー表示器を提供する。【構成】 例えば、32ビットのオペランドで固定小数点乗算を行うとき、その積は、一般的には、64ビットの数で表される。しかし、代表的なマイクロプロセッサは、32ビットまでしか積を計算することができない。従って、オ-バフローの可能性が存在する。本発明は、その積の上位の32ビットの状態についての表示を与える。この表示は、それぞれ、無符号及び符号付きのオ-バフローである「桁上げ」Cフラグと、「オ-バフロー」Vフラグの両方を含むものであってもよい。本発明の技術は、ブ-ス記録乗算器とともに使用されるハ-ドウエアで実施される。

請求項（抜粋）：

n個の有効ビットを有する結果(R)を発生するために、n個の有効ビットを有する被乗数(A)と、n個の有効ビットを有する乗数(B)を乗算する手段を有し、この乗算手段が、被乗数からブース因数(fj)を発生する手段(102,103,104)を有する演算回路において、無符号の被乗数と無符号の乗数との積のビット数がnより大きいときに桁上げフラグ(C)を設定する手段(300...307)と、符号付きの被乗数と符号付きの乗数との積のビット数がnより大きいときに、オーバフローフラグ(V)を設定する手段(400...410)とを有することを特徴とする演算回路

IPC (2件)：

G06F 7/52 310 ,  G06F 7/38

引用特許：

審査官引用 (3件)

• 特開昭61-000836
  
• 特表昭61-502288
  
• 特開平1-267728