特許

J-GLOBAL ID：200903031956846739

半導体集積回路装置

発明者： 吉田 誠 ,  朝香 勝征 ,  高倉 俊彦 ,  横山 勇治
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-329274
公開番号（公開出願番号）：特開2001-148471
出願日： 1999年11月19日
公開日（公表日）： 2001年05月29日
要約：

【要約】【課題】 DRAMと論理回路とを備えた半導体集積回路装置において、高周波ノイズによる回路の誤動作を確実に防止する。【解決手段】 基板1の一部にはメモリセル選択用MISFETの上部の情報蓄積用容量素子Cs と同一形状、同一寸法で構成されたノイズ対策用容量素子Cnが形成される。容量素子Cn の下部電極49が接続されるn+ 型半導体領域6は、メモリセル選択用MISFETQs のソース、ドレイン(n- 型半導体領域11)が形成された活性領域より広い面積の活性領域に形成される。また、ノイズ対策用容量素子Cn の下部電極49とn+ 型半導体領域6とを接続するスルーホール43とコンタクトホール21の開孔面積は、情報蓄積用容量素子Cs とメモリセル選択用MISFETQs のソース、ドレイン(n- 型半導体領域11)の一方とを接続するスルーホール43とコンタクトホール21の開孔面積よりも広い。

請求項（抜粋）：

半導体基板の主面の第1領域に、メモリセル選択用MISFETと、前記メモリセル選択用MISFETのソース、ドレインの一方に接続された第1ビット線と、前記ソース、ドレインの他方に接続された第1容量素子とからなるメモリセルが形成され、前記半導体基板の主面の第2領域に、第2ビット線と、前記第1容量素子と同一構造で構成された第2容量素子とが形成され、前記第1ビット線は、前記メモリセル選択用MISFETの上部の第1絶縁膜に形成された第1コンタクトホールを介して前記メモリセル選択用MISFETのソース、ドレインの一方に接続され、前記第1容量素子の一方の電極は、前記第1絶縁膜に形成された第2コンタクトホールと、前記第1絶縁膜の上部の第2絶縁膜に形成された第1スルーホールとを介して前記メモリセル選択用MISFETのソース、ドレインの他方に接続され、前記第2ビット線は、前記第1絶縁膜に形成された第3コンタクトホールを介して前記半導体基板の第1拡散層に接続され、前記第2容量素子の一方の電極は、前記第1絶縁膜に形成された第4コンタクトホールと、前記第2絶縁膜に形成された第2スルーホールとを介して前記半導体基板の前記第1拡散層に接続された半導体集積回路装置であって、前記第1拡散層が形成された活性領域の面積は、前記メモリセル選択用MISFETの前記ソース、ドレインが形成された活性領域の面積よりも大きいことを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 461

FI (3件)：

H01L 27/10 461 ,  H01L 27/10 681 F ,  H01L 27/10 621 C

Fターム (28件)：

5F083AD24 ,  5F083AD31 ,  5F083GA12 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083LA12 ,  5F083LA16 ,  5F083LA29 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR36 ,  5F083PR43 ,  5F083PR44 ,  5F083PR46 ,  5F083PR53 ,  5F083PR54 ,  5F083PR56 ,  5F083ZA01 ,  5F083ZA06 ,  5F083ZA12 ,  5F083ZA14