特許
J-GLOBAL ID：200903031973321879
演算装置
発明者：
出願人/特許権者：
代理人 (1件)：
森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-180079
公開番号（公開出願番号）：特開平5-027968
出願日： 1991年07月22日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】メモリ上の指定データの指定ビットのみ取り出し、それをレジスタの指定ビット位置に格納する処理を簡略化して高速に行う。【構成】レジスタ3はシフト回路1でシフトさせる指定ビット数を保持し、レジスタ11はAND回路12の指定ビット位置を保持する。制御回路6によりレジスタ3とレジスタ11はビット幅が短いので同時にセットできる。シフト回路2の出力の指定ビット以外のビットをゼロにするAND回路12を、シフト回路2とALU13の間に設け、シフト回路2出力の論理積をAND回路12で求め、ALU13ではレジスタ14とAND回路12の論理和を求めるだけで、メモリ回路1上の指定データの指定ビットのみ取り出し、それをレジスタ14の指定ビット位置に格納することができる。
請求項（抜粋）：
メモリからのデータを指定ビット数右または左シフトさせるシフト回路と、前記シフト回路の出力のうち指定した位置のビット以外をゼロにするアンド回路と、データを格納するレジスタ出力と前記アンド回路出力の論理演算を行って前記メモリ上の指定データの指定ビットを前記レジスタの指定ビット位置に格納させる演算ユニットとを備えた演算装置。
IPC (2件)：
FI (2件)：
G06F 9/30 340 D
, G06F 7/00 R
