特許
J-GLOBAL ID：200903031982274123
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-350840
公開番号（公開出願番号）：特開2001-168300
出願日： 1999年12月09日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 簡単な交差配線構造で且つ、交差配線による干渉ノイズ発生を効果的に防止したビット線ツイスト方式を採用した半導体記憶装置を提供する。【解決手段】 折り返しビット線構造のメモリセルアレイを持つDRAMにおいて、連続する第1乃至第3のビット線対に関して、ビット線を長手方向に中間位置で前半部と後半部に分けたとき、第2のビット線対の一方は、前半部が第1のビット線対の間に配置され、後半部が第1のビット線対と第3のビット線対の間に配置されるように、第1のビット線対のうちの第3のビット線対側のビット線と交差させ、第2のビット線対の他方は、前半部が第1のビット線対と第3のビット線対の間に配置され、後半部が第3のビット線対の間に配置されるように、第3のビット線対のうちの第1のビット線側のビット線と交差させた。
請求項（抜粋）：
複数本のワード線とこれと交差する折り返しビット線構造の複数本のビット線とが配設され、これらのビット線とワード線の交差部にメモリセルが配置されるメモリセルアレイを持つ半導体記憶装置において、連続する第1乃至第3のビット線対に関して、ビット線を長手方向に第1の部分と第2の部分に分けたとき、第2のビット線対の一方は、第1の部分が第1のビット線対の間に配置され、第2の部分が第1のビット線対と第3のビット線対の間に配置されるように、第1のビット線対のうちの第3のビット線対側のビット線と交差させ、第2のビット線対の他方は、第1の部分が第1のビット線対と第3のビット線対の間に配置され、第2の部分が第3のビット線対の間に配置されるように、第3のビット線対のうちの第1のビット線側のビット線と交差させた、ことを特徴とする半導体記憶装置。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, G11C 11/401
, H01L 21/3205
H01L 27/10 681 B
, G11C 11/34 362 B
, H01L 21/88 Z
5B024AA03
, 5B024BA05
, 5B024CA21
, 5F033VV16
, 5F033XX24
, 5F083AD00
, 5F083GA09
, 5F083GA12
, 5F083LA03
, 5F083LA14
, 5F083LA15
, 5F083LA16
