特許

J-GLOBAL ID：200903031998882115

プログラム可能な論理回路

発明者： 猪口 裕之 ,  吉田 賢一
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-101926
公開番号（公開出願番号）：特開平8-298289
出願日： 1995年04月26日
公開日（公表日）： 1996年11月12日
要約：

【要約】【目的】 複数の論理ブロックからなるプログラム可能な論理回路の歩留りを向上させる。【構成】 各々に固有の論理ブロック番地4が付与された複数の論理ブロック1と、これらの論理ブロック1を任意に接続する配線領域2とからなり、論理ブロック1を任意に選択的に接続することによってユーザが所望の論理機能実現するプログラム可能な論理回路において、故障の論理ブロック3の論理ブロック番地4を記憶する故障論理ブロック記憶素子5を設け、ユーザ段階で故障の論理ブロック3を識別して使用を避けることで、故障の論理ブロック3を含むプログラム可能な論理回路の使用を可能にし、歩留りを向上させる。

請求項（抜粋）：

各々が固有の論理ブロック番地を付与された複数の論理ブロックと、複数の前記論理ブロックの中の故障した前記論理ブロックの前記論理ブロック番地を記憶する記憶手段とを含む第1の構成、複数の論理ブロックの各々に対応する固有抵抗値を持つ抵抗素子および前記抵抗素子を迂回する短絡線からなる複数の並列抵抗回路を入力端子と出力端子の間に直列に接続し、複数の前記論理ブロックの中に不良の論理ブロックに対応する前記並列抵抗回路の前記短絡線を切断した時の前記入力端子と前記出力端子の間の固有の電圧降下値を検出することで不良の前記論理ブロックを弁別する第2の構成、の少なくとも一方の構成を備えたことを特徴とするプログラム可能な論理回路。