特許
J-GLOBAL ID：200903032005521887
論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-223274
公開番号（公開出願番号）：特開平11-073436
出願日： 1997年08月20日
公開日（公表日）： 1999年03月16日
要約：
【要約】【課題】 論理回路の遅延時間の電源電圧依存性を容易に且つ解析的に計算し、遅延時間を確実に求めることができるようにする。【解決手段】 遅延電源係数決定工程S03において、所定の動作電源電圧データ15と該動作電源電圧データ15に基づくキャリアの移動度や酸化膜厚等の飽和電流パラメータ16を基にして、PチャネルMOSFETのドレイン飽和電流Idspiを計算した後、基準電源電圧Vdd0 が印加されたときのPチャネルMOSFETのドレイン飽和電流Idsp0との比の値を計算して動作電源電圧Vddiが印加されたときの遅延電源係数Kv を決定する。次に、実効遅延計算工程S04において、実効遅延計算手段は、遅延計算手段により算出された基準電源電圧Vdd0 が印加されたときの遅延時間と、遅延電源係数決定手段により算出された遅延電源係数Kv とを乗じることにより動作電源電圧Vddi における遅延時間を決定する。
請求項（抜粋）：
FETを含む複数の論理素子からなる論理回路のシミュレーションを行なう際に、前記論理回路の電源電圧による信号伝搬時間の遅延を算出する論理回路の遅延計算方法であって、第1の電源電圧に対する第2の電源電圧の比の値を電源電圧係数とし、前記第2の電源電圧が印加されたときの前記FETのドレイン飽和電流に対する前記第1の電源電圧が印加されたときの前記FETのドレイン飽和電流の比の値を電流係数とし、前記第1の電源電圧が印加されたときの前記論理回路の遅延時間である第1の遅延時間と前記電源電圧係数と前記電流係数との積を算出し、該算出結果を、前記第2の電源電圧が印加されたときの前記論理回路の遅延時間である第2の遅延時間とすることを特徴とする論理回路の遅延計算方法。
IPC (3件)：
G06F 17/50
, H01L 21/82
, H01L 29/00
G06F 15/60 668 A
, H01L 29/00
, G06F 15/60 666 A
, H01L 21/82 C
