特許
J-GLOBAL ID：200903032014606003
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-229092
公開番号（公開出願番号）：特開平10-069774
出願日： 1996年08月29日
公開日（公表日）： 1998年03月10日
要約：
【要約】【課題】リード・ライトバスの領域を半減すると共に、リード・ライトバスの長さを短かくし、高速化をはかる。【解決手段】能動回路領域ACAを挟んで相対向するメモリブロックMB1・MB3a間、MB2a・MB4間の対応するビットの入出力回路の配置位置を互いに異なるようにする。相対向するメモリブロックの対応するビットの入出力間を能動回路領域ACAの回路ブロックCD間の空き領域を横切って接続し、かつメモリブロックMB1・MB2a間、MB3a・MB4間を2本ずつで接続する同一長さのリード・ライトバスRWB1〜RWB4を配置形成する。
請求項（抜粋）：
少なくとも1つの第1のメモリプレート、及びこの第1のメモリプレートに対し複数ビットのデータを並列に入出力する複数の第1の入出力回路を備えた第1のメモリブロックと、少なくとも1つの第2のメモリプレート、及びこの第1のメモリプレートに対し複数ビットのデータを並列に入出力しかつ前記複数の第1の入出力回路と相対向して設けられた複数の第2の入出力回路を備えた第2のメモリブロックと、前記第1及び第2のメモリブロックの間に配置されこれら第1,第2のメモリブロックの各種制御を行う複数の回路ブロックを備えた能動回路領域と、この能動回路領域と前記第1及び第2のメモリブロックとの間に配置されこれら第1,第2のメモリブロックの複数の入出力回路と接続してこれら第1,第2のメモリブロックに対する前記複数ビットのデータを伝達する複数のリード・ライトバスとを有する半導体記憶装置であって、前記第1及び第2のメモリブロックそれぞれの複数の入出力回路の配置位置を、前記複数ビットのデータのうちの対応するビットを入出力する入出力回路が互いに異なるように配置し、前記第1及び第2のメモリブロックの複数の入出力回路の対応するビットを入出力する入出力回路間を、前記能動回路領域の回路ブロック間の空き領域を横切って接続しかつ互いに同一の長さになるように前記リード・ライトバスを配置するようにしたことを特徴とする半導体記憶装置。
IPC (5件)：
G11C 11/41
, G11C 11/409
, G11C 11/401
, H01L 27/108
, H01L 21/8242
G11C 11/34 345
, G11C 11/34 301 E
, G11C 11/34 354 A
, G11C 11/34 371 K
, H01L 27/10 681 E
