特許
J-GLOBAL ID：200903032042228618
排他制御ビット制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
井ノ口 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平3-357616
公開番号（公開出願番号）：特開平5-181813
出願日： 1991年12月26日
公開日（公表日）： 1993年07月23日
要約：
【要約】【目的】 複数のプロセッサで1つのメモリを共有して排他制御を行う方式において、排他制御ビットをセットしたプロセッサの障害等に起因してビットのリセット処理を実行できなくなった場合でも他のプロセッサによる排他制御ビットのセットを可能とし排他制御ビットをリセットできないことによるシステムの走行停止を防止する。【構成】 プロセッサ(1)11が共有メモリ40にアクセスすると、タイマ回路21が計数を開始する。そして,共有メモリ40のプロセッサ(1)11に対応する位置のビットをセットする。プロセッサ(1)11に障害等が発生して前記ビットをリセットできなくなった場合、タイマ回路21はアクセスタイムオーバ検出信号201を出力しロックビットアンド回路31の出力が0となる。これにより“1”検出回路に入力する信号は0となり“1”検出回路50のロック中信号は0となり、他のプロセッサの排他制御ビットのセットを可能にする。
請求項（抜粋）：
複数のプロセッサと、前記複数のプロセッサにより共有されるメモリと、前記共有メモリの特定アドレスのデータを用いることによりリソースの専有状態を制御する排他制御方式において、対応のプロセッサが前記共有メモリにアクセスした時点から計数を開始し、一定時間経過するまでにアクセス信号が引き続いて入力しない場合にはアクセスタイムオーバ検出信号を出力する、各プロセッサ毎に設けたタイマ回路と、前記各プロセッサは前記共有メモリの特定アドレスのデータセット時異なるビット位置に専有状態を示すビットをセットし、そのビット出力と前記アクセスタイムオーバ検出信号の論理積をとる各タイマ回路ごとに設けたロックビットアンド回路と、前記各ロックビットアンド回路の出力の論理和をとり、ロック中信号を前記各プロセッサにフィードバックするロック中信号生成回路とを含み、共有メモリをアクセスしたプロセッサが一定時間経過しても前記専有状態を示すビットをリセットしない場合、前記対応のタイマ回路のアクセスタイムオーバ検出信号により前記ロック中信号生成回路のロック中信号を専有状態から解除された信号にし、他のプロセッサが専有状態の解除を知ることを可能に構成したことを特徴とする排他制御ビットの制御方式。
IPC (3件)：
G06F 15/16 340
, G06F 12/00 571
, G06F 15/16 470
