特許

J-GLOBAL ID：200903032054768871

積層電子部品の製造方法

発明者： 徳田 博道
出願人/特許権者： 株式会社村田製作所
代理人 (1件)： 西澤 均
公報種別：公開公報
出願番号（国際出願番号）：特願平6-192197
公開番号（公開出願番号）：特開平8-037129
出願日： 1994年07月22日
公開日（公表日）： 1996年02月06日
要約：

【要約】【目的】 1種類の電極パターンが付与された電極シートを用いて3端子型の積層電子部品を効率よく製造することを可能にする。【構成】 第1の内部電極となる第1の電極パターン11が所定の間隔をおいて略平行に複数配設されているとともに、第1の電極パターン11をはさんで互に対向する位置に、第2の内部電極となる第2の電極パターン12が複数配設され、かつ、第2の電極パターン12の第1の電極パターン11と直交する方向の長さLが、第1の電極パターン11をはさんで対向する2つの第2の電極パターン12の間隔(ギャップ)Gと略同一である誘電体シート13を形成し、この誘電体シート13を、第1及び第2の電極パターン11,12が、個々の電子部品素子において第1及び第2の内部電極を構成するような所定の位置関係になるように複数枚積層して積層ブロックを形成し、これを所定の位置で切断することにより、個々の電子部品素子を切り出す。

請求項（抜粋）：

一方の端部から他方の端部に至る第1の内部電極と、前記第1の内部電極と略直交する方向に形成され、一方の端部から他方の端部に至る第2の内部電極が、誘電体層を介して交互に積層された構造を有する3端子型の積層電子部品の製造方法であって、前記積層電子部品の第1の内部電極となる第1の電極パターンが所定の間隔をおいて略平行に複数配設されているとともに、前記第1の電極パターンをはさんで互に対向する位置に、前記積層電子部品の第2の内部電極となる第2の電極パターンが所定のピッチで複数配設され、かつ第2の電極パターンの前記第1の電極パターンと直交する方向の長さが、前記第1の電極パターンをはさんで対向する2つの第2の電極パターンの間隔と略同一である誘電体シートを形成する工程と、前記誘電体シートを複数枚積層して所定の位置で切断することにより個々の電子部品素子を切り出したときに、前記第1及び第2の電極パターンが、個々の電子部品素子において前記第1及び第2の内部電極を構成するように、互に隣接する誘電体シートのうちの一方の誘電体シートの第1の電極パターンが、他方の誘電体シートの第2の電極パターンに、また、一方の誘電体シートの第2の電極パターンが、他方の誘電体シートの第1の電極パターンに、誘電体シートを介して直交するような状態で重なり合うように、所定の位置関係で誘電体シートを複数枚積層することにより積層ブロックを形成する工程と、前記積層ブロックを所定の位置で切断することにより、前記第1及び第2の内部電極が誘電体層を介して交互に積層された構造を有する個々の電子部品素子を切り出す工程とを具備することを特徴とする積層電子部品の製造方法。

IPC (3件)：

H01G 4/30 311 ,  H01G 4/30 ,  H01G 4/30 301

引用特許：

審査官引用 (3件)

• 特開昭63-306609
  
• 特開昭54-042644
  
• 特開平1-265509