スプリットゲート型メモリセル

発明者： ,
出願人/特許権者：
代理人 (1件)：足立勉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-260545
公開番号（公開出願番号）：特開2001-085543
出願日： 1999年09月14日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】過剰消去の問題がなく、読出動作時のセル電流が大きくて正確なデータ読出が容易であり、特性にバラツキがなく、微細化が可能なメモリセルを提供する。【解決手段】スプリットゲート型メモリセル1は、P型単結晶シリコン基板9上に形成されたN型のソース領域3およびドレイン領域4と、各領域3,4に挟まれたチャネル領域5と、チャネル領域5上に浮遊ゲート絶縁膜10を介して形成された浮遊ゲート電極6と、チャネル領域5上に制御ゲート絶縁膜11を介して形成された制御ゲート電極7と、浮遊ゲート電極6の突起部6a上に消去ゲート絶縁膜15を介して形成された消去ゲート電極8とを備える。そして、浮遊ゲート電極6は制御ゲート電極7に対して、ドレイン領域4は制御ゲート電極7に対して、ソース領域3は浮遊ゲート電極6に対して、それぞれ自己整合的に形成されている。

請求項（抜粋）：

半導体基板上に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれたチャネル領域と、チャネル領域上に浮遊ゲート絶縁膜を介して形成された浮遊ゲート電極と、チャネル領域上に制御ゲート絶縁膜を介して形成された制御ゲート電極と、浮遊ゲート電極上に消去ゲート絶縁膜を介して形成された消去ゲート電極とを備え、浮遊ゲート絶縁膜と消去ゲート絶縁膜とは独立した別個の絶縁膜から成り、制御ゲート電極に対して浮遊ゲート電極が自己整合的に形成されたことを特徴とするスプリットゲート型メモリセル。

IPC (4件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

Fターム (35件)：

5F001AA26 , 5F001AA32 , 5F001AA33 , 5F001AB02 , 5F001AB03 , 5F001AB30 , 5F001AC02 , 5F001AC06 , 5F001AC20 , 5F001AD41 , 5F001AE02 , 5F001AE03 , 5F001AE08 , 5F001AG02 , 5F001AG07 , 5F001AG17 , 5F001AG21 , 5F001AG24 , 5F083ER02 , 5F083ER09 , 5F083ER14 , 5F083ER18 , 5F083ER22 , 5F083GA09 , 5F083GA11 , 5F083GA15 , 5F083GA17 , 5F083JA36 , 5F083KA05 , 5F083KA11 , 5F083MA02 , 5F083MA19 , 5F083MA20 , 5F083PR29 , 5F083PR40

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