特許

J-GLOBAL ID：200903032066601654

シンクロナスDRAM

発明者： 小林 祐司
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 佐藤 勝春
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069989
公開番号（公開出願番号）：特開2000-268564
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】 複数バンクを構成のSDARMでは、複数のバンクに同時に異なるコマンドを発行したい場合、どちらかのコマンドを遅延させて入力しなければならず、処置が遅れる。【解決手段】 プリーアクトアドレスコントロール回路34は、コマンドデコーダ回路28によって検出されたプリチャージコマンドを受け、プリーアクトアドレスラッチ回路33へアドレスをラッチする制御信号32aを発生する。この制御信号32aはメモリセル非同期特性時間分のラッチ信号であり、このラッチ信号により、例えば、2クロック周期分の時間がラッチされる。この保持されたアドレスをロウアドレスバッフア回路24へ引き渡すタイミングがモードレジスタ29にて拡張された2ビットにより与えられる。【効果】 プリチャージコマンド発行時に、アクティブコマンドに必要なロウアドレスを同時に入力でき、続くクロックで別のコマンドを発行できる。

請求項（抜粋）：

信号に同期してコマンド及びデータの入出力を行い、また、少なくとも2つのメモリバンクを備えて、一つのメモリバンクをアクセスしている間に他のメモリバンクのプリチャージを行うことが可能なシンクロDRAMにおいて、プリチャージコマンドとアクティブコマンドを1クロックで入力可能としたことを特徴とするシンクロナスDRAM。

IPC (2件)：

G11C 11/407 ,  G11C 11/401

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 362 H

Fターム (4件)：

5B024AA15 ,  5B024BA21 ,  5B024BA25 ,  5B024CA16