特許

J-GLOBAL ID：200903032120190797

半導体回路およびメモリ・デバイス

発明者： ハッセイン・アブラヒム・ハナフィ ,  アーヴィンド・クマール ,  マシュー・アール・ワードマン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-131708
公開番号（公開出願番号）：特開平10-326879
出願日： 1998年05月14日
公開日（公表日）： 1998年12月08日
要約：

【要約】【課題】 高密度集積に適した改良されたFET/キャパシタ構造を提供する。【解決手段】 メモリ・セルを形成する縦形FET10とキャパシタ24との新規な構造は、高密度DRAMのようなメモリ・チップの基本ビルディング・ブロックとすることができる。キャパシタの第1の電極23は、トランジスタのドレイン17に接続されている。トランジスタのソース13は、他のトランジスタのソースに接続されている。ゲート14はワードライン26に接続され、キャパシタの第2の電極21は、ビットライン21に接続されている。

請求項（抜粋）：

少なくとも2個のセルを備える半導体回路において、前記各セルは、ソース,ドレイン,ゲートを有する縦形電界効果形トランジスタと、第1および第2の電極を有し、前記トランジスタの上部に設けられ、前記第1の電極が前記ドレインに接続されたキャパシタとを有し、前記セルのソースは、相互接続されている、ことを特徴とする半導体回路。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78

FI (4件)：

H01L 27/10 681 B ,  H01L 27/10 621 Z ,  H01L 27/10 671 A ,  H01L 29/78 301 X

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-203350   出願人：株式会社東芝
• ダイナミックラムセル
  公報種別：公開公報   出願番号：特願平5-336496   出願人：ヒュンダイエレクトロニクスインダストリイズカンパニーリミテッド
• 半導体集積回路装置のデータ処理方法および半導体集積回路装置
  公報種別：公開公報   出願番号：特願平7-242774   出願人：株式会社日立製作所