特許
J-GLOBAL ID：200903032136048885
エラー検出/訂正機構を有するデータ処理システム
発明者：
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出願人/特許権者：
代理人 (1件)：
頓宮 孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-061734
公開番号（公開出願番号）：特開平5-241975
出願日： 1992年03月18日
公開日（公表日）： 1993年09月21日
要約：
【要約】【目的】メモリまたはアレイ・チップ用の安価な複数エラー検出/訂正機構を提供すること。【構成】2段複数ビット・エラー訂正方式は、第1段に、そのチップから出たビット中のエラーを検出したときチップ・エラー信号(CES)を発生する、メモリ・エラー検出機能を有するメモリ・チップを含み、第2段に、生成されたシンドローム及びチップ・エラー信号を解釈して、どのビットが不良かを決定する、オフチップ・エラー検査/訂正機構を含んでいる。パリティ・ビットの有無によって区別される2種類のコードが存在する。パリティ・ビットを使用すると、チップから読み取ったデータ中の単一ビット・エラーが検出できる。したがって、チップ・エラー信号は、複数ビット・エラーが検出された場合だけ活動状態になる。
請求項（抜粋）：
それぞれデータ・アレイとエラー検出論理手段とデータ選択手段を含み、上記データ選択手段が、上記データ・アレイから読み取ったN個のデータ・ビットから選択されたM個のデータ出力メモリ記憶ビットを提供し、上記エラー検出論理手段が、上記N個のデータ・ビット中の少なくとも2つ以上のエラーを検出し、該データ・アレイから上記N個のデータ・ビット中のエラーを指示する出力エラー信号を提供する、複数の第1段メモリ・パッケージと、上記第1段メモリ・パッケージの1つは、他の第1段メモリ・パッケージのデータ・アレイに記憶されたデータ・ビットに対応する検査ビットを含み、M個の検査出力ビットを出力し、上記第1段メモリ・パッケージからのデータ・ビット及び検査ビットと、上記の各第1段メモリ・パッケージからの上記出力エラー信号に応答して、任意の第1段メモリ・パッケージからの複数ビット・エラーを訂正する、第2段データ・ビット訂正手段とからなる、メモリ用のエラー検出/訂正機構を有するデータ処理システム。
IPC (2件)：
G06F 12/16 320
, G06F 11/10 330
