特許

J-GLOBAL ID：200903032154229846

PLL回路

発明者： 富永 茂雄 ,  菅野 典夫
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-298517
公開番号（公開出願番号）：特開平10-145230
出願日： 1996年11月11日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】 入力クロックに同期した出力クロックを生成するとともに、入力クロックに異常が検出された場合は出力クロックの周波数を維持するPLL回路において、入力クロックに対する応答の劣化を軽減し、また簡易な構成で回路を実現する。【解決手段】 通常動作時、選択手段9は位相比較手段1が出力する位相差データを選択し、出力クロック生成手段6に制御電圧として加えられる。入力クロックの異常を検出すると、その時点の位相差データが遅延手段11を介しディジタル値記憶手段12に到達する前にラッチ制御手段10はディジタル値記憶手段12へのラッチ信号を停止し、ディジタル値記憶手段12には入力クロックが正常であった時点の位相差データが保持される。選択手段9はクロック断信号が有意になるとディジタル値記憶手段12の出力を選択し、出力クロック生成手段6には入力クロックが正常であったときの制御電圧が加えられる。

請求項（抜粋）：

入力クロックと出力クロックを比較して両者の位相差をディジタル値の位相差データとして出力するディジタル位相比較手段と、入力クロックの異常を監視して入力クロック断信号を発出するクロック監視手段と、PLLの同期外れを監視して同期外れ信号を発出する同期外れ監視手段と、直列に接続されたn(nは自然数)段の記憶領域を有し、前記同期外れ信号が有意の場合には前記位相差データとクロック断信号とを前記n段のすべての記憶領域に同時に読み込み、前記同期外れ信号が有意でない場合には1段目に入力された前記位相差データを1〜n段の記憶領域に順次シフトしながら記憶する直列シフト/並列ロード入力n段シフトレジスタと、該直列シフト/並列ロード入力n段シフトレジスタからの出力に基づいて制御電圧を生成する制御電圧生成手段と、該制御電圧生成手段からの制御電圧に基づいて出力周波数を変化させる出力クロック生成手段と、前記クロック監視手段からのクロック断信号と、前記直列シフト/並列ロード入力n段シフトレジスタのnー1段目からのクロック段信号がともに有意ではない場合に前記直列シフト/並列ロード入力n段シフトレジスタのn段目にラッチ信号を送出するラッチ制御手段と、を備えたことを特徴とするPLL(Phased Lock Loop)回路。