特許
J-GLOBAL ID：200903032163019293
高集積半導体装置のコンタクトの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
蔦田 璋子 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-333052
公開番号（公開出願番号）：特開平6-069352
出願日： 1992年12月14日
公開日（公表日）： 1994年03月11日
要約：
【要約】【構成】 高集積半導体装置素子の製造工程において、ビットライン及び電荷貯蔵電極をMOSトランジスタのソース/ドレインにコンタクトするとき、コンタクトホール形成工程での工程マージンが小さいので、ワードライン又はビットラインが損傷を受けることを防止するために自己整列コンタクト形成方法でつくられたコンタクトホールに、ポリシリコンを満たし入れてコンタクトパッドを形成させ、素子分離酸化膜の上部にはSOG、BPSG、TEOS、PECVDオクサイド等の平坦化用酸化膜を形成させて半導体装置製造工程中、障害となる段差の発生を最小化した。【効果】 段差を最小とする。
請求項（抜粋）：
シリコン基板にゲート電極、ソース及びドレインを含めるMOSトランジスタと、素子分離酸化膜を形成する段階と、上記MOSトランジスタ、素子分離酸化膜を全部覆う第1絶縁層を形成する段階と、第1絶縁層の上に感光性ポリイミドを平坦に塗布した後、ソース及びドレイン上部のコンタクト領域のみにポリイミドパターンが残るようにパターニングする段階と、上記ポリイミドパターンを含める全体構造の上に第2絶縁層を厚く形成した後、上記ポリイミドパターン最上部面が露出されるまでエッチバックして第2絶縁層パターンを平坦に形成する段階と、露出されたポリイミドパターンをプラズマエッチングで除去する段階と、上記プラズマエッチング工程により露出された第1絶縁層をブランケトエッチングして、ゲート電極側壁にスペーサを形成すると同時にソース及びドレインが露出されたコンタクト領域を形成する段階と、全体構造の上にポリシリコン層を厚く蒸着した後、上記第2絶縁層パターンの上部面が露出されるまでエッチバックしてソース及びドレインに各々接続された多数のポリシリコンパッドを形成する段階と、上記ポリシリコンパッドを含めた全体構造の上に第3絶縁層を積層する段階と、コンタクト領域で予定された部位の第3絶縁層を除去しポリシリコンパッドを露出させた後、ポリシリコンパッドと接続する導電層をその上に蒸着する段階を含める高集積半導体装置のコンタクトの製造方法。
IPC (2件)：
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