特許
J-GLOBAL ID：200903032172236825
半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-342220
公開番号（公開出願番号）：特開平10-189741
出願日： 1996年12月20日
公開日（公表日）： 1998年07月21日
要約：
【要約】【解決手段】半導体集積回路において、ヒューズ素子を使用した入力回路に関する。第1の電源端子と入力端子間に、ヒューズ素子と、半導体基板上に形成されたウエル領域とウエル領域内に形成された不純物領域で構成するダイオード素子が直列に接続され、第2の電源端子と前記入力端子間に前記ヒューズ素子の短絡状態の抵抗値より高抵抗で電気的に接続する抵抗素子が接続されてかつ、第1の電源端子と基板に電位を供給する第3の電源端子間にあらかじめ設定された電流値に電流制限する素子が接続されている回路構成にすることを特徴とする。【効果】特性調整用検査時に配線抵抗や接触抵抗等による測定誤差がなくなり、特性値調整用検査時と実使用時での特性値の測定誤差をなくすことが可能となり、正確な特性値調整が可能になる。
請求項（抜粋）：
MIS構造の半導体集積回路において、少なくとも第1の電源端子と入力端子間に、電気的に短絡あるいは開放させるヒューズ素子と、半導体基板上に形成されたウエル領域とウエル領域内に形成された不純物領域で構成するダイオード素子が直列に接続され、第2の電源端子と前記入力端子間に前記ヒューズ素子の短絡状態の抵抗値より高抵抗で電気的に接続する抵抗素子が接続されてかつ、第1の電源端子と基板に電位を供給する第3の電源端子間にあらかじめ設定された電流値に電流制限する素子が接続されている回路構成にすることを特徴とする半導体集積回路。
IPC (2件)：
FI (2件)：
H01L 21/82 F
, H01H 85/00 T
