特許

J-GLOBAL ID：200903032225900374

半導体装置およびその製造方法

発明者： 藤井 泰三
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-207577
公開番号（公開出願番号）：特開2003-023013
出願日： 2001年07月09日
公開日（公表日）： 2003年01月24日
要約：

【要約】【課題】 バイポーラトランジスタのベース抵抗を低減できる。【解決手段】 半導体基板に設けた第1導電型のコレクタ層102と、コレクタ層102を取り囲むように設けたシャロートレンチ105と、シャロートレンチ105内を覆うように設けた第1の絶縁膜106と、第1の絶縁膜106を設けたシャロートレンチ105内に埋め込まれた第2導電型の半導体膜107と、コレクタ層102および半導体膜107の上に設けた第2導電型の真性ベース層110と、真性ベース層110の中央部に設けた第1導電型のエミッタ層117と、エミッタ層117上に設けたエミッタ取り出し電極114と、エミッタ取り出し電極114の側壁に設けた第2の絶縁膜からなるサイドウォール115とを備え、真性ベース層110のうち半導体膜107と接続する周辺部と半導体膜107とで外部ベース層が形成されている。

請求項（抜粋）：

半導体基板上にバイポーラトランジスタを搭載した半導体装置であって、前記バイポーラトランジスタは、前記半導体基板に設けた第1導電型のコレクタ層と、前記コレクタ層を取り囲むように設けたシャロートレンチと、前記シャロートレンチ内を覆うように設けた第1の絶縁膜と、前記第1の絶縁膜を設けた前記シャロートレンチ内に埋め込まれた第2導電型の半導体膜と、前記コレクタ層および前記半導体膜の上に設けた第2導電型の真性ベース層と、前記真性ベース層の中央部に設けた第1導電型のエミッタ層と、前記エミッタ層上に設けたエミッタ取り出し電極と、前記エミッタ取り出し電極の側壁に設けた第2の絶縁膜からなるサイドウォールとを備え、前記真性ベース層のうち前記半導体膜と接続する周辺部と前記半導体膜とで外部ベース層が形成されることを特徴とする半導体装置。

IPC (2件)：

H01L 21/331 ,  H01L 29/73

Fターム (23件)：

5F003AP00 ,  5F003AZ05 ,  5F003BA11 ,  5F003BA27 ,  5F003BB05 ,  5F003BB08 ,  5F003BB90 ,  5F003BC02 ,  5F003BE07 ,  5F003BE08 ,  5F003BE90 ,  5F003BG03 ,  5F003BG10 ,  5F003BH93 ,  5F003BM01 ,  5F003BP11 ,  5F003BP21 ,  5F003BP31 ,  5F003BP33 ,  5F003BP41 ,  5F003BS06 ,  5F003BS08 ,  5F003BS09