特許
J-GLOBAL ID：200903032233768515
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-102231
公開番号（公開出願番号）：特開平10-256512
出願日： 1989年03月20日
公開日（公表日）： 1998年09月25日
要約：
【要約】【課題】 高速化を図りつつ大規模集積化を実現した半導体装置を提供する。【解決手段】 半導体基板主面の実質的に長方形領域にその短辺を横切る中央線に沿って第1方向に延びる第1領域と、その長辺を横切る中央線に沿って前記第1領域と交差する第2方向に延びる第2領域を設けて前記長方形領域を第3、第4、第5及び第6領域に分割して各々に第1、第2、第3及び第4メモリアレイを設け、前記第1領域と、前記第1から第4メモリアレイとのそれぞれの接線に沿って第1、第2、第3及び第4デコード回路を配置し、前記第2領域と、前記第1から第4メモリアレイとのそれぞれの接線に沿って第5、第6、第7及び第8デコード回路を配置し、前記第2領域に設けられた複数のボンディングパッドを設ける。
請求項（抜粋）：
半導体基板主面の実質的に長方形領域内に形成された半導体装置であって、前記長方形領域の短辺を横切る中央線に沿って第1方向に延びる第1領域と、前記長方形領域の長辺を横切る中央線に沿って前記第1領域と交差する第2方向に延びる第2領域と、前記長方形領域において、前記第1領域と第2領域とによって分割された第3、第4、第5及び第6領域と、前記第3、第4、第5及び第6領域の各々に設けられた第1、第2、第3及び第4メモリアレイと、前記第1領域と、前記第1から第4メモリアレイとのそれぞれの接線に沿って設けられた第1、第2、第3及び第4デコード回路と、前記第2領域と、前記第1から第4メモリアレイとのそれぞれの接線に沿って設けられた第5、第6、第7及び第8デコード回路と、前記第2領域に設けられた複数のボンディングパッドとを有することを特徴とする半導体装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, G11C 11/401
H01L 27/10 681 E
, G11C 11/34 371 K
