昇圧電位発生回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-165209
公開番号（公開出願番号）：特開平6-014529
出願日： 1992年06月24日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】昇圧電位に対する電流供給能力を向上させる。【構成】第3のトランジスタQ3のゲートを第1のノードN1との間にゲートを第2のノードN2と接続する第5のトランジスタを設ける。第4のトランジスタQ4のゲートと第2のノードN2との間にゲートを第1のノードN1と接続する第6のトランジスタQ6を設ける。一端に制御信号Φ1を入力し他端をトランジスタQ3のゲートと接続する容量素子C3を設ける。一端に制御信号Φ2を入力し他端をトランジスタQ4のゲートと接続する容量素子C4を設ける。

請求項（抜粋）：

所定の周期で電源電位レベル,基準電位レベルとなる第1の制御信号と、この第1の制御信号の基準電位レベルの期間内の所定の期間に前記電源電位レベル、この電源電位レベルの期間以外では前記基準電位レベルとなる第2の制御信号とを発生するタイミング制御回路と、一端に前記第1及び第2の制御信号をそれぞれ対応して入力する第1及び第2の容量素子、ソース,ドレインの一方を電源電位点と接続し他方を前記第1の容量素子の他端と接続しゲートを前記第2の容量素子の他端と接続する第1のトランジスタ、ソース,ドレインの一方を前記電源電位点と接続し他方を前記第2の容量素子の他端と接続しゲートを前記第1の容量素子の他端と接続する第2のトランジスタ、ソース,ドレインの一方及びゲートを前記第1の容量素子の他端と接続しソース,ドレインの他方を昇圧電位出力端と接続する第3のトランジスタ,ソース,ドレインの一方及びゲートを前記第2の容量素子の他端と接続しソース,ドレインの他方を前記昇圧電位出力端と接続する第4のトランジスタ、並びに前記昇圧電位出力端と基準電位点との間に接続された第3の容量素子を備えた昇圧部とを有する昇圧電位発生回路において、前記第1の容量素子の一端と前記第3のトランジスタのゲートとの間に接続された第4の容量素子と、前記第2の容量素子の一端と前記第4のトランジスタのゲートとの間に接続された第5の容量素子と、ソース,ドレインの一方を前記第1の容量素子の他端と接続し他方を前記第3のトランジスタのゲートと接続しゲートを前記第2の容量素子の他端と接続する第5のトランジスタと、ソース,ドレイン一方を前記第2の容量素子の他端と接続し他方を前記第4のトランジスタのゲートと接続しゲートを前記第1の容量素子の他端と接続する第6のトランジスタとを設けたことを特徴とする昇圧電位発生回路。

IPC (4件)：

H02M 3/07 , G11C 11/413 , G11C 11/407 , G11C 11/41

FI (4件)：

G11C 11/34 301 A , G11C 11/34 335 C , G11C 11/34 354 F , G11C 11/40

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