特許

J-GLOBAL ID：200903032294131072

半導体集積回路装置

発明者： 伊藤 豊 ,  村中 雅也 ,  小山田 昌裕 ,  高橋 昌 ,  坂下 忠道 ,  松本 美紀
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-240232
公開番号（公開出願番号）：特開2000-076895
出願日： 1998年08月26日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】 ストレス電圧の印加時間を短縮し、短時間で効率よくスクリーニングテストを行う。【解決手段】 電圧加速テストを行うベンダテストモードがエントリされるとベンダテスト回路から降圧電源回路15,16にローレベルのテスト信号TM1が入力され、トランジスタ19がONし、演算増幅器としての動作が停止となる。また、インバータ27はハイレベル出力となりトランジスタ26がONし、トランジスタ22がONとなって降圧電源回路15,16からは電源電圧VCCと同じ程度の電圧が出力され、電源電圧VCCおよび降圧電圧VPERI,VDLによって駆動される周辺回路にも最適な電圧ストレスをかけて電圧加速試験を行うことができる。

請求項（抜粋）：

電源電圧を降圧して第1の降圧電圧を生成する第1の降圧電源部と、電源電圧を降圧して第1の降圧電圧よりも低い第2の降圧電圧を生成する第2の降圧電源部と、第1の制御信号に基づいて前記第1、第2の降圧電源部を停止させ、電源電圧を前記第1、第2の降圧電源部の出力電圧として出力する電源電圧出力制御部とよりなる降圧電源手段を設けたことを特徴とする半導体集積回路装置。

IPC (3件)：

G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/401

FI (4件)：

G11C 29/00 671 F ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 371 A

Fターム (17件)：

2G032AB01 ,  2G032AB02 ,  2G032AB03 ,  2G032AB05 ,  2G032AE07 ,  2G032AE08 ,  2G032AE14 ,  2G032AK14 ,  5B024AA15 ,  5B024BA27 ,  5B024CA07 ,  5B024EA02 ,  5L106AA01 ,  5L106DD36 ,  5L106EE02 ,  5L106FF01 ,  5L106GG05