薄膜トランジスタの製造方法及び薄膜トランジスタ

発明者：
出願人/特許権者：
代理人 (1件)：稲葉良幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-374019
公開番号（公開出願番号）：特開2003-174036
出願日： 2001年12月07日
公開日（公表日）： 2003年06月20日
要約：

【要約】【課題】低温プロセスによってゲート絶縁膜のバルクの特性と界面の特性を両立させ得る半導体装置の製造方法を提供する。【解決手段】薄膜トランジスタの製造方法において、基板に半導体膜を形成する過程(図1(b))と、半導体膜をテーパを付けてパターニングする過程(図1(e))と、半導体膜上に少なくともTEOS及び酸素を原材料とする酸化シリコンを平行平板プラズマ法にて堆積してゲート絶縁膜を形成する過程(図1(f))と、ゲート絶縁膜上に該ゲート絶縁膜中に浸透したガスの分解を促す活性金属膜を形成する過程(図1(g))と、ゲート絶縁膜に低温熱処理を行う過程(図1(g))と、を含む。

請求項（抜粋）：

薄膜トランジスタの製造方法であって、基板に半導体膜を形成する半導体膜形成過程と、前記半導体膜の端部がテーパ面となるようにパターニングを行って、トランジスタ領域を画定する素子分離過程と、パターニングされた前記半導体膜上に少なくともテトラエトキシシラン及び酸素を原材料とする酸化シリコンを平行平板プラズマ法にて堆積してゲート絶縁膜を形成するゲート絶縁膜形成過程と、前記ゲート絶縁膜上に該ゲート絶縁膜中に浸透したガスの分解又はゲート絶縁膜の低欠陥化を促す活性金属膜を形成する金属膜形成過程と、前記ゲート絶縁膜に低温熱処理を行う熱処理過程と、を含む、薄膜トランジスタの製造方法。

IPC (4件)：

H01L 21/336 , G02F 1/1368 , H01L 21/316 , H01L 29/786

FI (4件)：

G02F 1/1368 , H01L 21/316 X , H01L 29/78 617 V , H01L 29/78 618 C

Fターム (83件)：

2H092JA24 , 2H092JA28 , 2H092JA34 , 2H092KA07 , 2H092KA12 , 2H092MA08 , 2H092MA14 , 2H092MA17 , 2H092MA18 , 2H092MA29 , 2H092MA30 , 5F058BA01 , 5F058BB04 , 5F058BB07 , 5F058BC02 , 5F058BF07 , 5F058BF25 , 5F058BF29 , 5F058BH01 , 5F058BJ10 , 5F110AA12 , 5F110AA17 , 5F110AA30 , 5F110BB01 , 5F110BB04 , 5F110CC02 , 5F110DD01 , 5F110DD02 , 5F110DD03 , 5F110DD13 , 5F110DD14 , 5F110DD25 , 5F110EE03 , 5F110EE04 , 5F110EE09 , 5F110EE43 , 5F110EE44 , 5F110EE45 , 5F110FF02 , 5F110FF07 , 5F110FF28 , 5F110FF29 , 5F110FF30 , 5F110FF31 , 5F110FF32 , 5F110FF36 , 5F110GG01 , 5F110GG02 , 5F110GG03 , 5F110GG04 , 5F110GG13 , 5F110GG22 , 5F110GG25 , 5F110GG32 , 5F110GG42 , 5F110GG43 , 5F110GG45 , 5F110GG47 , 5F110HJ01 , 5F110HJ12 , 5F110HJ13 , 5F110HJ23 , 5F110HL03 , 5F110HL23 , 5F110NN03 , 5F110NN23 , 5F110NN24 , 5F110NN25 , 5F110NN35 , 5F110NN62 , 5F110NN63 , 5F110NN65 , 5F110NN66 , 5F110PP01 , 5F110PP03 , 5F110PP04 , 5F110PP05 , 5F110PP06 , 5F110PP13 , 5F110PP29 , 5F110QQ04 , 5F110QQ05 , 5F110QQ11

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